《IC Tech》笔记

[! tip] 标有“*”的是我觉得不重要的部分，简要笔记略过。

1. 电子器件概述*

1.1. 二极管

一维形式的泊松方程

为电势； 为电荷密度； 为介电常数。

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耗尽层总宽度定义式

为 n 区耗尽区宽度； 为 p 区耗尽区宽度； 为相对介电常数； 为绝对介电常数； 为内建电势差； 为电子电荷量； 为受主原子掺杂浓度； 为施主原子掺杂浓度

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有峰值电场，

1.2. 场效应晶体管

阈值电压计算式

为零偏置阈值电压； 为体效应系数； 为阈值表面电压； 为源衬电势差。

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长沟道 MOS 器件线性区漏极电流计算式

为工艺跨导参数

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NMOS 饱和区的漏极电流计算式

为沟道长度调制系数。

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2. 电子器件制造*

2.1. 半导体器件制造技术

和 《Part 1 光刻基础概念》笔记内容较为重合。

2.2. 关键 CMOS 制造工艺（模块）

光刻

• 掩模制作：设计并制造用于图案转移的掩模板。
• 曝光：通过光刻机将掩模上的图案投射到涂覆光刻胶的晶圆上。
• 显影：溶解未曝光（或已曝光）区域的光刻胶，形成所需图形。

掺杂

• 扩散：在高温下使掺杂原子（如磷、硼）扩散进入半导体材料。
• 离子注入：通过高能离子束将掺杂原子注入半导体，精度更高且温度可控。

薄膜沉积（分层工艺）

• 物理气相沉积（PVD，溅射）：利用高能粒子轰击靶材，使材料沉积在晶圆表面。
• 化学气相沉积（CVD）：通过气体化学反应在表面生成固态薄膜。
• 电镀：在导电层上电化学沉积金属（如铜互连）。
• 氧化：生长二氧化硅（SiO₂）绝缘层（如热氧化法）。

刻蚀

• 湿法刻蚀：使用液态化学试剂选择性去除材料（各向同性）。
• 干法刻蚀：利用等离子体进行高精度、各向异性刻蚀（如反应离子刻蚀，RIE）。

其他工艺

• 化学机械抛光（CMP）：结合化学腐蚀与机械研磨，实现晶圆表面全局平坦化。

3. 小尺寸效应、器件缩放与先进纳米级 CMOS 器件

3.1. MOS 缩放的背景

缩放的好处：

• 特征尺寸能缩减为上一代的 0.7；
• 整体面积能减小一半；
• 集成上一代两倍的晶体管数量；
• 增加封装密度；
• 提高电路速度；

3.2. 缩放规则

3.2.1. 恒定场缩放

恒定场缩放的核心就是维持 FET 内部的电场与原始器件相同，其他的如特征尺寸、电压等按照缩放因子 缩小，掺杂和电荷密度则是按照 增加，电路速度的增速为 ，而电路密度则是 。

3.2.2. 恒定场缩放存在的问题

问题在于电压无法严格按照缩放因子同步进行降低，主要原因在于载流子速度饱和、亚阈值摆幅的物理极限和漏电流控制需求。

速度饱和效应

在实际情况中，随着 的增加，饱和电流的增加小于二次方，这主要是因为速度饱和效应和迁移率下降。

• 在高横向场强（， 中约为 ）下，载流子速度不再随场强线性增加，趋于饱和 这称为速度饱和。在高 下会导致 按照线性而非二次关系增加。
• 在高垂直场强 () 下，载流子与界面声子更频繁地散射，从而使得 降低。这种迁移率降低效应还会导致高 下的电流低于预期。

非理想晶体管的饱和电流随 略有增加。这是由沟道长度调制效应引起的，其中较高的 Vds 增加了漏极周围耗尽区的尺寸，从而有效地缩短了沟道。

对于速度饱和，

就是给给定的值？

对于短沟道器件， () ，因此会有一段拓展饱和区。

理想的晶体管（长沟道 、低电场 、忽略迁移率下降）开启电流，

如果再考虑速度饱和的话，

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亚阈值摆幅

亚阈值摆幅用来描述 mosfet 在亚阈值区域的电流-电压特性。其定义为在亚阈值区域内，栅极变化 1V，漏极电流的对数值变化量。可以用来衡量多快能将 降到 之下。

亚阈值摆幅计算式

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区分相对于 Vg 的 ，并注意 。通常，。S 越小，器件关断越快。但是亚阈值摆幅是热力学决定的物理极限，无法通过尺寸缩放改变。

[! note] 注意：由于导出 Ids 时采用了近似值，上面给出的 S 表达式低估了实际亚阈值斜率 5-10%

[! note] 亚阈值斜率 S 主要由热载流子的玻尔兹曼分布决定（见亚阈值电流的机理），而这种分布与 MOSFET 的物理尺寸无关。因此，即使 MOSFET 的尺寸缩小，热载流子的分布特性仍然保持不变

对于 VLSI 应用，S 应较小，以获得快速器件关断。然而，这并不容易实现，因为 S 主要取决于温度 T。可以利用衬底掺杂剂浓度 Na 和栅极氧化物厚度通过体效应系数将 S 调整到有限的程度。

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3.2.3. 广义缩放和广义选择缩放

为了适应恒定场缩放中面临的问题，G. Baccarani、M. R. Wordeman 和 R. H. Dennard 在 1984 年提出了更广义的缩放规则，其中允许电场增加一个因子 。此外，器件宽度和布线尺寸的缩放速度不如通道长度，导致这些尺寸的进一步缩放参数称为广义选择性缩放。对于广义选择性缩放，门长和器件宽度使用不同的维度缩放参数。 应用于设备门长度和垂直尺寸。 适用于设备的宽度和布线。由此得到了缩放法则，

更重要的是，缩放规则不会预测设备缩放对设备性能的任何影响。几何效应和短通道效应是影响实际设备缩放的主要问题之一。

3.3. 几何效应和短通道效应

3.3.1. 小型化和电路速度

微小型化的目的是提高封装器件的密度，提高电路速度等电路性能。很明显，随着器件尺寸的减小，我们可以在具有相同芯片面积的芯片上放置更多的晶体管。然而，它对电路速度的影响并不明显。在 MOS 电路中，MOSFET 的输出电流用于对其负载电容放电。电路速度由放电时间决定。延迟时间可以通过电容电压、放电电流来近似，

从公式中可以看出，如果要提高 MOSFET 的速度，可以，

1. 减小沟道长度 短沟道效应；
2. 增加 热载流子效应、可靠性问题、高功率消耗
3. 增加迁移率 存在技术难点。

3.3.2. 短沟道效应

缩短沟道长度会在器件上有三个体现：

1. 漏极电压的增加会导致漏极电流的增加（沟道长度调制效应）
2. 阈值电压降低（电荷共享或漏致势垒降低 DIBL）
3. 难以完全关断，亚阈值特性恶化（穿通效应）

3.3.2.1. 沟道长度调制效应

沟道长度调制效应

当 的时候，沟道的长度 因为漏极和衬底之间的耗尽区的扩展而逐渐缩小为 。引入沟道长度调制系数来表征。这个效应会导致晶体管的饱和电流 随 缓慢线性增加，从而导致了高输出电导。

沟道长度调制效应耗尽层增量计算式

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沟道长度调制系数

为了代表漏源电压对于漏极电流的调制而引入的一个较小的经验系数 ，这个系数就是沟道长度调制系数。这个系数的加入使得沟道长度调制效应得以用物理公式来解释。

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3.3.2.2. 短沟道效应

短沟道效应

短沟道效应是指随着沟道长度 减小，MOSFET 阈值电压 的减小。对器件施加漏极源极偏置电压 可能会使短沟道效应变得更糟。从下图可以看到，当随着沟道长度减小到一定程度的时候，阈值电压的幅度也在减小。

短沟道效应的后果：

• 可能导致器件漏电流和功耗增加。
• 芯片上的最小几何器件必须根据短沟道效应进行设计。

短沟道 MOSFET 中的亚阈值电流，可以看出当 L 减小到 0.2 ，栅极电压的减小无法将 MOS 完全关闭。

短沟道效应的物理原因

对于长沟道器件，模拟 2μm 器件主要沿 y 轴的等势（平行于 Si-SiO2 界面）。电场仅在 x 方向上变化， y 方向的变化最小（近似看作一维场，纵向上的电场变化可以忽略）。 这里可以看出，沿着沟道的电子电势基本是和沟道长度相当且平稳的（仅仅在接近源端和漏端处呈现二维电场）。

对于短沟道器件，对于相同的 Vg 和 Vds，等电位线更呈曲线状。电场是二维的。 Si 表面的能带弯曲更大，耗尽区更宽。器件具有较低的阈值电压。 二维场图案是由于源极和漏极靠近而产生的。每个形成一个 p-n 结并具有相关的耗尽区。对于长沟道情况，这些耗尽区相距足够远，不会影响器件中的场图案。对于短沟道情况，源极-漏极的间隔与 MOS 耗尽宽度相当，因此场图案受源极漏极电压的强烈影响。

解释模型

用来解释这个现象的主要有两个模型：

1. 电荷共享
2. 漏致势垒降低（DIBL）

电荷共享

阈值电压可以表示为，

是平带电压； 是表面的强反型硅的能带弯曲（等同于 2 费米势）； 为栅极下方的空间电荷； 是每单位面积的栅极电容。

对于长沟道器件，对阈值有影响的总电荷约为 。当强反型发生的时候，电荷 ，这里的 就是最大栅极耗尽宽度。

传统长沟道模型假设栅极完全控制其下方的耗尽区电荷 ，但在短沟道器件中，源/漏耗尽区与栅耗尽区重叠，导致栅极实际控制的电荷 。所以实际受控的好景去是一个梯形区域（图中标红的区域即为重叠区域）。

​

所以栅极实际控制的电荷为，

由此能推导出 ，明显有 。

假设有 （源/漏极与基底的耗尽区宽度），由此可以得到 （ 是掺杂扩散圆的半径）。强反型下有 。

随后用几何关系来表示 和 的关系。，再代入上述的假设和关系式，得到 。

随后再表示阈值电压，

这里我们定义电荷共享系数 ，

电荷共享系数定义式

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电荷共享模型的问题

电荷共享实际上不能通过定量计算的方式与实际测量阈值电压结果符合。主要问题有下，

1. 电荷被任意分配，而非通过泊松方程进行数值积分计算；
2. 忽略了漏极电压 对沟道电势的影响。 由此又提出了漏致势垒降低（drain induced barrier lowering, DIBL）模型。

漏致势垒降低

该图显示了表面电势（对于电子）作为归一化距离 y/L 的函数。在源极 (y/L=0) 处，当器件关闭时，表面势垒可防止电子进入沟道区域。对于长沟道情况（曲线 A），大部分沟道上的势垒是平坦且均匀的。对于短沟道情况（曲线 B、C），势垒较低且更圆。如果漏极偏压增加，势垒会进一步降低 (DIBL)。降低的势垒增加了电子进入通道的可能性并导致阈值电压降低。

具有均匀掺杂密度的 nMOSFET 耗尽区的电场由下式给出：

注： 可以解释为由栅极场控制的电荷密度， 为由源漏场控制的电荷密度

模拟横向场与耗尽区距离 y 的关系 注：对于 (a)，横向场随距离呈指数减小。这种指数衰减的特征长度不随沟道长度而改变。因此，短沟道器件中间的横向场强于长沟道器件。施加漏极偏压将零场点移向源极。零场点对应于 DIBL 中的潜在最大值点。

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3.3.2.3. 穿通

穿通的核心是 源极和漏极的耗尽区在沟道中合并，导致漏电流不受栅压控制。其发生条件为：

穿通的典型特征是亚阈值摆动增加，器件难以关断。

穿通通常发生在 FET 的次表面。次表面指半导体器件中，硅下方几十至几百纳米的区域。在短沟道 MOSFET 中，次表面区域的掺杂浓度通常更低，因为在制造时有阈值电压调整注入。

3.4. 短通道效应的工程解决方案

器件是否为短沟道并不取决于沟道的物理门（掩膜）长度，而是取决于 、、。最终的目的还是减少阈值电压受到沟道长度的影响，

根据公式，有以下三个方法，

1. 缩放栅极氧化层并使用高 k 介电材料；
2. 增加掺杂 来减小 并延迟穿通（沟道工程）；
3. 减小 （浅结技术）。

3.4.1. 栅氧化层缩放和高 k 电介质

3.4.1.1. 与栅氧化层缩放相关的其他问题

• 可靠性
• 硼渗透
• 迁移率下降

3.4.2. 沟道工程

增加基底的掺杂浓度； 逆向沟道掺杂技术

3.4.3. 浅结技术

自对准硅化物（Self-Aligned Silicide）

3.5. 器件隔离

器件隔离的重要性在于，

• 单独控制每个晶体管；
• 减少漏电路径，从而减小动态节点上的直流功率耗散、噪声容限下降、电压偏移等
• 减少串扰，避免逻辑错误。

3.5.1. 漏电路径和隔离设计要求

在设计隔离结构时，需要考虑各种泄漏路径和相应的设计规则。一些漏电路径包括，

1. 同种类型的 MOSFETs；
2. NMOSFET （PMOSFET） 和 N 井（P 井）；
3. N-MOSFET 和 P-MOSFET 。 隔离距离（AA1 和 AA2）是一个重要参数。

3.5.2. 隔离技术

3.5.2.1. 反向偏置二极管

使用反向偏置二极管进行扩散隔离。历史上用于双极管。目前用于通过井将 NMOS 与 PMOS 隔离。需要较大的隔离面积。

3.5.2.2. 厚氧化物

用于 MOS 的早期。但是有场区注入对寄生晶体管阈值电压控制的困难和工艺步骤导致的台阶高度过大问题

3.5.2.3.

3.5.2.4.

3.5.2.5.

3.6. 互连和低 k 电介质

3.7. 高级纳米级 CMOS 器件（FinFET 和 GAAFET）

4. CMOS 技术中的闩锁效应

4.1. CMOS 闩锁简介

CMOS 闩锁是一种内部反馈机制，这种机制可能会导致电路功能暂时或者永久丧失。闩锁效应是构建在块硅晶圆上的 CMOS 电路的固有问题。闩锁与电路密度强相关，由其是 NMOS 和 PMOS 间距。随着 CMOS 特征尺寸的不断缩小，横向和垂直尺寸被缩小，使得寄生双极晶体管特性被优化。因此，闩锁效应是 ULSI 中越来越受到关注的问题。如今，闩锁效应仍然是制造商和客户应用中认证流程中的潜在潜在故障来源。

具体来说，闩锁就是在 CMOS 的电源端 和地端 之间存在一条低阻通路。通常会被一些外部因素，例如电流的注入或者过压而触发，触发之后低阻通路可能持续存在。由于闩锁导致的电流通常很大，可能会导致器件的永久损坏。

4.2. CMOS 闩锁的基本开关行为

4.2.1. CMOS 中固有的 BJT 结构

CMOS 结构具有固有的 pnp 和 npn 寄生双极晶体管。对于上图所示的 n-well CMOS，p+、n-well 和 p-衬底形成一个寄生垂直 pnp 双极晶体管，而 n+、p-衬底和 n-well 产生一个寄生的横向 npn 器件。最简单的集总元件等效电路模型由图中所示的粗线表示。

4.2.2. 闩锁的基本机制

当衬底电流 和井电流 足以引起大约 0.7V 的欧姆压降时，两个晶体管的基极-发射极结都有足够的正向偏置 以提供显着电流来触发双极晶体管动作。所以当两个固有 BJT 都处于偏置情况的时候，闩锁就被触发了。

闩锁还需要考虑阱和衬底电阻的影响。0.7 V 欧姆降的实际上是由与阱和衬底相关的电阻 和 产生的。因此，当两个 BJT 的欧姆压降为 0.7 V 时，npn 和 pnp BJT 处于有源模式。

4.2.3. 闩锁触发的必要和充分条件

参考图 1，当只考虑 BJT 时，可以找到闩锁的必要条件。因为 pnp 的基极连接到 npn 的集电极，npn 的基极又连接到了 pnp 的集电极，由此两个双极晶体管形成一个反馈回路，回路增益等于 beta 积 。 和 分别是 PNP 和 NPN 晶体管的共发射极电流增益。如果环路增益小于 1，则 会衰减为 0。npn 和 pnp BJT 均关闭。因此，不会触发闩锁。要获得正反馈，环路增益必须大于 1 。通过减小共基极增益就能提高对闩锁的抗性。

[! tldr] 闩锁触发的必要条件 即回路增益

参考图 2，BJTs 和衬底和井电阻都被考虑在内，可以找到必要和充分的条件进行闩锁。由电子构成的 npn 集电极电流 不会完全流入 pnp 基极，因为它的一部分通过井电阻 （） 分流到 n+ 井触点。该电流表示为 。剩余电流 成为 pnp 基极电流。因此，pnp 集电极电流为 。同样，一部分 pnp 集电极电流 通过衬底电阻 分流到衬底触点。流入 npn 基极的反馈电流现在是 IRS 偏移的 pnp 集电极电流，即 。

所以为了形成正反馈，进入 npn 基极的电流必须大于原本的 npn 的基极电流。

同时，总电流又能表示为 ，将这个代入不等式中就能得到，

CMOS 闩锁发生的充分必要条件式

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这个就是触发 CMOS 闩锁的必要充分条件。相较于必要条件，更多地考虑了 n 阱电阻和 p 衬底的电阻。

， 是 npn 的基极-发射极电压；， 是 pnp 的基极-发射极电压。

所以根据不等式，如果想要避免闩锁，要么降低 npn 和 pnp 的共基极增益，要么就增加打开 npn 和 pnp 所需要的 和 。

当 和 时，npn 和 pnp 就会打开。这意味着，为了避免闩锁，应降低在 npn / pnp 区域中基底电阻和井电阻以及基板电流和井电流。

4.3. 闩锁的原因

参见图 3 和图 4。当寄生晶闸管（寄生 npn 和 pnp BJTs+井电阻 Rw 和衬底电阻 Rs）以各种方式触发时，就会发生闩锁，如下所述。

闩锁触发原因总结

1. 输入或输出电压高于电源电压（过压）或低于地电平/衬底电位（欠压）；
2. ESD 或者高电源电压击穿晶体管；
3. 衬底电流和阱电流导通寄生 BJT。

如果输入或输出电压高于电源电压（过压） 或低于地电平/衬底电位（欠压），电流会注入晶闸管（寄生 SCR 结构）的栅极。若电流的幅度和持续时间足够，晶闸管将被触发。寄生晶体管的渡越频率仅约 1 MHz，因此仅持续几纳秒的过压/欠压（如电路板上的信号反射）通常不足以触发闩锁。但对于数米长的导线或持续时间更长的过冲，必须考虑晶闸管被触发的可能性。这一风险同样存在于芯片与外部世界的接口处，此处常出现不可接受的过压。

静电放电（ESD） 可能触发寄生晶闸管。即使放电持续时间仅几十纳秒，整个芯片可能被载流子淹没，这些载流子缓慢泄放，最终导致晶闸管触发。过高的电源电压（远超出数据手册额定值）也可能触发晶闸管。此时，电源电压需升至晶体管的击穿电压。在击穿状态下，本应截止的寄生晶体管电流会因雪崩效应激增，从而激活晶闸管。

如同前面所言，当 和 当满足以下条件时，衬底电流和阱电流足以导通寄生 NPN 和 PNP 双极晶体管。 衬底/阱电流的产生原因包括：

• 瞬态位移电流（电源或地的突然瞬变）；
• 辐射（X 射线、宇宙射线或α粒子）在衬底和阱区产生足够电子-空穴对；
• 阱结的漏电流导致较大的横向电流；
• 阱结反向偏压过大引发的雪崩击穿；
• 热载流子效应。

4.3.1. 闩锁问题的分类

闩锁问题主要分为两类：

• 内部闩锁（ILU）：由内部电路引起，如电源弹跳、片上传输线反射或载流子生成，触发体硅 CMOS 中的寄生 SCR。
• 外部闩锁（ELU）：由 I/O 电路接收的片外信号触发，这些信号产生大幅电压波动或载流子注入。若载流子未限制在 I/O 单元内，可能触发 I/O 电路或邻近内部电路中的闩锁。

4.4. 闩锁特性

4.4.1. 触发特性：雪崩条件触发

晶闸管在常态下处于”阻断状态”（即高阻态），此时阳极到阴极的电流可忽略不计。在关断状态下，晶闸管在电源（VCC）与地之间呈现高阻抗路径。若在n阱-p衬底结施加大反向偏压，将引发雪崩条件。此时，大量阱/衬底电流会导通PNP和NPN双极晶体管，导致闩锁发生。换言之，当电源电压远超过数据手册标定的VCC值时，晶闸管可能被触发。此时电源电压已达到雪崩击穿电压水平。闩锁通常以n阱-p衬底pn结的雪崩击穿为触发特征。下图展示了在电流强制模式下测量电压时，雪崩诱发闩锁的典型I-V特性曲线。

• 开关电压（临界电压）：器件保持阻断/关断状态的最大电压阈值。当电压达到 时，两个双极晶体管同时激活。若环路增益足够，PNPN结构的再生反馈会将器件切换至大电流、低电压状态（即导通/闩锁状态）。
• 临界电流 ：此切换点的电流值，也称为进入闩锁状态的临界（开关）电流。
• 维持电压 ：图中标注的维持闩锁状态所需电压，此时器件进入低阻抗状态。
• 维持电流 ：维持电压对应的电流称为维持电流。

警告：导通状态电流可能极大，导致器件损毁。

4.4.2. 触发特性：由 p+ 过压触发

参见图 7（a）。将 p+ 电压提高到电源电压 以上（通过 p+ 过压触发）。p+ 扩散区电压在 以上，而电源保持在 上。 为负值或 0 V。总结一下就是，p+ 区过压，使得载流子注入，从而使得寄生 pnp 导通从而实现正反馈形成闩锁。

在闩锁即将被触发前注入p+区的电流称为触发电流，对应的电源电流定义为临界电流。触发开始时的电压称为触发电压。图7 (b) 展示了使用HP4145参数分析仪测得的I-V特性曲线。

随着p+区电压 () 升高，流向p+区的电流 () 和电源电流 () 均会增大，直至电流达到足以诱发闩锁的临界值（表现为电流的急剧上升）。电流剧增前的 和 分别定义为触发电流和临界电流，二者关系可表示为：

为纵向 pnp 晶体管的共基极电流增益。

4.4.3. 触发特性：由 n+ 过压触发

在 接地的情况下，将 n+ 扩散区电压降至 以下。

在闩锁即将被触发前注入n+节点的电流（）称为触发电流，对应的电源电流（）定义为临界电流。两个电流的关系可表示为：

是 npn 晶体管的共基极电流增益。

4.4.4. 保持特性：稳态闩锁保持

保持电流（Holding Current） 与保持电压（Holding Voltage） 是指维持闩锁状态所需的最小电源电流和电压。 测试方法：

• 首先通过过压应力等方法触发器件进入闩锁状态；
• 移除触发激励后，逐步降低电源电压，直至器件恢复高阻抗状态；
• 恢复临界点的电压和电流即定义为保持电压和保持电流。

图9 (a) 和 (b) 分别展示了保持特性测试的示意图和I-V特性曲线。首先通过 p+过压触发闩锁；然后逐步降低 电压，直到电源电流 突然下降；该临界点的电压和电流即为保持电压和保持电流。

4.4.5. 保持特性表征：回滞测量

测试配置（参见图10 (a)）：采用恒流源激励并测量电压。I-V特性曲线（图10 (b)）可确定：保持电流 和保持电压 。

[! note] 施加 测量 的图像

4.5. 防止闩锁的方法

闩锁效应（Latchup）预防是晶圆厂和IC设计者最重要的任务之一。晶圆厂的职责：设计合理的CMOS结构，并采用优化的工艺技术（如高掺杂阱、绝缘隔离等），从制造层面降低闩锁风险。提供详细的工艺设计规则（Design Rules）和闩锁特性数据（如触发/保持电流电压值），指导设计者规避风险。IC设计者的职责：根据芯片设计方案，结合晶圆厂的工艺指南和硅实测数据，选择适当的防护措施。需在电路设计阶段（如布局、电源网络规划）即考虑闩锁抑制，确保产品可靠性。常见防护策略：布局优化：缩短nMOS/pMOS间距，增加阱/衬底接触密度（降低寄生电阻）。工艺增强：采用深阱（Deep N-well）、绝缘衬底（SOI）等先进工艺。电路设计：添加ESD保护器件，避免I/O接口过压。

4.5.1. 策略 1：基于闩锁的必要和充分条件

通过破坏闩锁发生的充分必要条件，主要采取以下两种途径：

1. 降低环路增益：减小寄生双极晶体管电流增益；
2. 提高触发电流阈值：通过降低阱电阻和衬底电阻来增加所需触发电流（ 和 ）。

4.5.1.1. 降低环路增益

通过增加 NMOS 到 PMOS 的间距来减小 和 。间距增加，npn 和 pnp 的基极宽度增加，电流增益就下降了。

闩锁对 n+ 到 p+ 间距具有依赖性。下图显示了 p+ 和 n+ 过压感应触发的触发电流和临界电流与 n+ 到 p+ 分离的关系。对于 n+ 过电压应力，触发电流随着 n+ 到 p+ 分离的扩大而迅速增加。随着 n+ 到 p+ 间距的增加， 减小，因此 增加。

其实从 npn 和 pnp 的位置就能看出来，n+和 p+的间距对横向的 npn 的 影响最大，对于纵向的 pnp 的 的影响不大。

[! question] 为什么增加 n+ 到 p+ 的间距会增加 n+ 过压触发的触发电流而对 p+ 过压触发的触发电流影响不大 n+过压触发依赖于横向NPN管（n+发射极 → p衬底基极 → n阱集电极）， 该NPN的基区宽度直接由n+到p+的间距决定。p+过压触发依赖于纵向PNP管（p+发射极 → n阱基极 → p衬底集电极），该PNP的基区宽度主要由n阱深度决定，与n+到p+的横向间距无关。

4.5.1.2. 降低 和 来提高触发电流

通过降低 和 来增加闩锁触发所需的 和 。降低 或 的影响可以解释为，对于给定的衬底或井电流，较低的衬底或井电阻意味着更难产生 来打开 npn 或 pnp BJT。较低的 或 意味着衬底或井电流更容易从 pnp 的 n+ 发射极或 p+ 发射极分流出去，因此 n+/p-sub 或 p+/n-well pn 结不容易打开。

降低 的方法。通过使用外延衬底，可以通过在重掺杂衬底上使用轻掺杂的薄外延层来降低 。因为重掺杂衬底离有源通道区域较远，所以这种方法不会影响 MOSFET 的性能。

，薄外延层意味着 小，p+基底意味着 小。

[! question] 为什么在重掺杂衬底上使用轻掺杂薄外延层能增加对闩锁的抗性？为什么薄延伸层更有效？ 因为重掺杂能有效提供一条低阻路径，使得衬底电流能被快速导走。同时通过减薄外延层的厚度能进一步减小电阻从而更有效地减小 ，从而增加触发电流。

降低 的方法。采用倒掺杂阱 retrograde well 技术，在阱区底部引入高浓度掺杂，显著降低阱电阻 。高掺杂阱底部形成低阻电流通路，有效分流阱电流。减弱寄生NPN与PNP晶体管的耦合效应，抑制闩锁正反馈。当 n+ 过压触发闩锁时，改善更为显着，因为 n+ 过压应力期间的触发电流和临界电流都与 成反比。

4.5.2. 策略 2：保护带

n+和p+扩散区可用于阱或衬底接触，如图18所示，将其置于n沟道和p沟道MOSFET之间。 在这种配置中，多数载流子在注入双极晶体管基极或导致阱/衬底欧姆压降之前，会被接触扩散区预先收集。这些扩散区被称为保护带（guard bands） ，通常用于I/O电路，因为闩锁问题在这些区域更为突出。

如图19所示，n阱中的n+保护带用于引导阱中的电子电流，使其远离纵向PNP晶体管的基区。

类似地，p衬底中的p+保护带（图20）用于引导空穴电流远离n+结，避免其触发横向NPN晶体管。

保护环的类型：

• 多数载流子保护环（Majority-carrier guard ring）：用于收集多数载流子（如n阱中的电子或p衬底中的空穴），有效解耦寄生双极晶体管的作用。
• 少数载流子保护环（Minority-carrier guard ring）：通过反向偏置的阱/衬底结收集注入的少数载流子（如n阱中的空穴或p衬底中的电子）。 由于n阱结深较大，n阱保护环在p衬底体CMOS工艺中比n+扩散区更有效。

输出单元中使用的多数载流子保护环和少数载波保护环（上图）。P+ 少数载流子保护环从 N-Well 收集空穴（N-Well 中的少数载流子）。n+/n-well 少数载流子保护环抑制 p-Sub 中的电子（p-sub 中的少数载流子）注入。

由于硅面积问题，具有多数载流子和少数载流子保护环的结构很少应用于内部电路。内部电路通常只使用多载流子保护环。 输入-输出 （I/O） 焊盘基本上容易受到闩锁的影响，因为外部电压可能低于 GND 或高于 ，这会导致漏极和衬底或漏极和阱之间的结点正向偏置，并将电流注入衬底。建议在 I/O 电路中使用带有多载流子和少载流子保护环的结构。

对于一些特殊器件，例如高噪声或大功率器件，可以使用双保护环或三重保护环。p-和/或 n-阱周围的保护环，与环频繁接触，降低了寄生电阻。

4.5.3. 策略 3：深层氧化物沟槽隔离

氧化物沟槽隔离导致 npn 和 pnp BJT 去耦。去耦意味着 npn 和 pnp BJT 的电流增益更小。沟槽越深，闩锁保持电压越高。较高的保持电压意味着更难保持锁存状态（如果触发了闩锁）。

4.5.4. 策略 4：SOI（绝缘体上硅）晶圆

SOI 完全避免了闩锁，因为它们没有寄生 npn 和 pnp BJT。

4.5.5. 策略 5：大闩锁保护窗口

通过增加保持电压 来增加闩锁保护窗口。

这里 是 p+基底和延展层的电阻的和 。 是 n+和 n 阱之间的电阻。

• 是PNP管的集电极-发射极饱和压降（通常≈0.1~0.3 V）。
• 是NPN管的基极-发射极导通电压（≈0.7 V）。

所以增加 就是增加 n+到 n 阱的间距；减小 就是减小延展层厚度和用重掺杂 p+基底。

也可以通过降低 来增加闩锁保护窗口。在低功耗 CMOS 电路中， 小于 0.7 V 的 CMOS 工艺不受闩锁的影响，因为 npn 和 pnp BJTs 从未有过大的基极到发射极电压 来开启。随着 CMOS 技术已缩小到 5 nm 节点以用于低功耗应用，核心电路的 已降低到 1 V 以下。在 < 1 V 的应用中，由于 通常高于 ，因此不会持续闩锁，在这种情况下闩锁风险最小。但是，内核电路可以在过驱动模式下工作（例如，在瞬态条件下），或者 I/O 电路在 > 1 V 的正常工作电压下工作。在这种情况下，当 低于 时，可能会考虑持续闩锁，因此需要适当的闩锁预防。

[! question] 解释为什么如果保持电压大于电源电压，则无法维持闩锁。建议一种提高保持电压的有效方法。 当保持电压大于电源电压的时候，即使触发闩锁，电源电压也无法维持 和 ，导致寄生晶体管截止，闩锁无法持续。 提高保持电压可以从 和 两个电阻入手。通过使用重掺杂 p+ 衬底和使用薄外延层能减小 ；通过增加 n+ 到 n 阱之间的距离能增加 。

4.5.6. 策略 6：多接触单元 tap cells

早期CMOS标准单元（图30a）在每个单元内部集成n阱-VDD和p衬底-VSS的连接结构，这种设计导致每个单元面积较大，芯片集成度受限。结构改进：现代无接触单元（图30b）移除了单元内部的阱/衬底接触，改由独立的接触单元 (Tap Cell) 提供连接。多个标准单元共享一个接触单元，显著节省硅面积。

接触单元将n阱连接至VDD，p衬底连接至VSS。提供低阻路径，防止闩锁效应（Latchup）和浮体效应（Floating-body Effect）。接触单元按照固定间隔插入，所以基本上每个 CMOS 单元都不需要接触单元。基础单元布局的典型结构如图 31 所示，其没有输入和输出引脚，因此称为纯物理单元。由于 n-阱/p 基底的面积很大，单点接触无法有效维持电位稳定。因此，在设备周围放置了多个接触单元，以确保它们吸收噪声并保持恒定的体电位。

4.5.7. 体 FinFET 技术中的闩锁预防

在每个新的技术节点中，晶体管的尺寸和它们之间的间距都在不断减小。为了保持缩小尺寸，使用了 NMOS 和 PMOS 晶体管的 3D FinFET 几何形状。与平面工艺一样，FinFET 晶体管的源极和漏极在 p 或 n 阱中用 n 和 p 扩散处理。因此，与平面 CMOS 类似，寄生晶闸管存在于 FinFET CMOS 中。这意味着 FinFET CMOS 中确实存在闩锁风险。 体式 FinFET 技术已从 20 nm 扩展到 7 nm 或以下节点。基于应用的低功耗要求，随着 FinFET 技术的扩展，内部核心模块的 VDD 已降低到 1.0V 以下。在低功率应用中，由于低于 1 V 的较低电源电压，核心电路中的闩锁风险较低。然而，I/O 接口电路和低于 20nm FinFET CMOS 技术中的一些模拟/电源管理/射频电路仍然需要更高的电源电压（例如，1.8V 或 3.3V），如图 33 所示。这意味着防止闩锁效应仍然是 FinFET CMOS 设计中的主要关注点。

低功耗 FinFET 技术对闩锁安全设计提出了新的挑战。 减小特征尺寸会导致触发电流和保持电压的显著下降。 伴随着井和水龙头连接中阻力的增加。井电阻的增加导致闩锁保护环的效率下降。 可以通过以类似于平面 CMOS 的各种方式使用工艺或布局优化来实现闩锁预防，例如，增加触发电流和保持电压。 增加吸孔器，甚至在闩锁路径中插入双保护环都是有效的解决方案。

5. 集成电路的 ESD 和 EOS 保护

5.1. ESD/EOS 简介

在 IC 中产生高能量/短持续时间的电感应损伤主要有三种机制：静电放电 Electrostatic discharge（ESD）（持续时间通常小于 1 ）、更普遍的电气过应力 electrical overstress（EOS）（持续时间较长的电流从微秒到毫秒）和闩锁（不受控制的闩锁可能导致类似 EOS的损伤）; EOS 也可以触发 latchup。随着器件尺寸缩小到纳米级，ESD、EOS 和闩锁故障将成为先进纳米级 CMOS IC 产品中更严重的可靠性问题。有效且稳健的 ESD/EOS 保护解决方案的可用将成为现代和下一代 Si、GaAs、GaN 和其他技术进步和商业化的关键和必不可少的组成部分。

简单定义一下 EOS 和 EDS。

• EOS：Electrical Overstress，电气过应力，指器件承受超出其额定最大值的电流或电压（无严格时间限制的持续或瞬态事件）。
• EDS：Electrostastic Discharge，静电放电，指不同静电电位的物体间电荷快速自发转移的现象，通常会诱发火化放电。EDS 是 EOS 的子集。

EOS 在最广泛的定义下）可以由这些因素产生：

• 静电场：静电场
• 感应电压：通过触点感应到电路板或元件中的电压
• EMI：电磁干扰
• EMF：电磁场
• E-Field：电场
• RFI：射频干扰
• EFT：电子快速瞬变
• H 场：磁场
• 浪涌 surge：电路中电流或电压的突然急剧增加

EOS 在其最广泛的定义中包括 ESD 。然而，这两种效应通常是有区别的，EOS 更狭义地定义为器件出现过压或过流。为了进行比较，让我们看看 IC 行业中区分 EOS 和 ESD 定义的重要特性（见表 1）。

ESD 事件	EOS 事件
摩擦电或静电场感应	非摩擦电或非静电场感应
高压 （kV）	较低电压：可能略高于绝对最大额定值
短持续时间事件 （ < ~ 150ns）	持续时间更长：毫秒或更长时间可以是连续的
极低的功率	低功耗

考虑到这些差异，EOS 与电子设备受到超出设备规格限制的电流或电压时发生的热损伤有关。热损伤是 EOS 事件期间产生的过热的结果，而 EOS 事件又是器件内部连接中的电阻加热的结果。EOS 事件期间的大电流会产生局部高温，即使在通常的低电阻路径中也是如此。这些高温会对设备中使用的材料造成破坏性损坏。如图 2 所示，EOS 损伤可以是外部的（肉眼或低倍显微镜可见的），也可以是内部的（用高功率显微镜解封后可见）。外部损坏可能包括模塑料中可见的凸起、模塑料中的物理孔、模塑料烧焦/变色或包装破裂。内部损伤表现为金属熔化或烧焦、碳化模塑料、金属线路热损坏迹象以及键合线熔化或蒸发。

这一章主要关注 ESD，其来源、转移过程以及对静电转移进行描述的三种不同模型：

1. 器件充电模型（Charged Device Model, CDM）
   • 描述芯片自身积累静电荷后通过引脚瞬时放电的场景
2. 机器模型（Machine Model, MM）
   • 模拟金属设备（如自动化机械臂）与芯片接触时的放电特性
3. 人体模型（Human Body Model, HBM）
   • 表征人体带电后接触芯片时的放电过程

5.2. ESD 模型

模型的核心作用：

1. 建立 ESD 敏感度基准：为芯片设计提供可量化的抗静电能力指标；
2. 模拟真实场景：不同模型对应制造/测试/使用中的典型静电威胁；
3. 失效分析与防护设计：帮助定位ESD失效根源并优化防护方案。

模型类型	放电路径描述	典型应用场景
人体模型（HBM）	人体静电通过肢体→器件→接地释放	人工操作环节（如芯片拿取、插件）
机器模型（MM）	自动化设备或金属工具积累的静电通过器件→接地释放	生产线自动化装配与测试
器件充电模型（CDM）	芯片自身积累静电荷后通过引脚对地/其他引脚瞬时放电	高速传输带摩擦、真空吸笔操作等

Note

记住三个模型的电路。

5.2.1. HBM

人体模型模拟了人与 IC 的一个引脚接触的同时，这个 IC 的另一个引脚或引脚组保持较低电位或接地时产生的瞬态应力。本模型中描述的人的基本人体电电路由 的接地并联电容器和一个与被测设备 （DUT） 路径串联的 电阻组成。

在实际情况下，人体的参数将与此模型不同。电感小，通常为 5 – 10 nH。电容可以从 167 到 514 pF，具体取决于所穿的鞋子的类型。皮肤阻抗也因皮肤上的油腻程度和汗水量而异。电阻可以从 到 不等。如果在接触 DUT 时将金属物体握在手中，电阻会降低，从而导致更快的上升时间和更高的峰值电流。

ESD 测试仪具有寄生 L&C，如图 8（a） 所示。考虑到人的 R、C&L 和测试者的寄生 L&C，可以将 ESD 事件视为 RLC 电流源，电流波形如图 8（b） 所示。

DUT 阻抗为零的理想 RLC 电流源建模（图 9）。

图 10 显示了从 ESD 标准 IEC 61000-4-2 中提取的接触放电电流波形。

典型的 HBM 损坏与热有关，与电压过应力非常相似。它通常出现在设计中最薄弱的地方，并且比其他模型的应力引起的失效更大。在某些情况下，损伤是肉眼显而易见的。图 11 显示了在镍铬合金电阻器上使用 HBM 测试仪的故意 ESD 事件造成的损坏。

5.2.2. MM

MM 旨在表示制造过程中，使用的设备对器件造成损坏的类型。 MM 事件旨在表示来自带电的导电源的放电与元件的相互作用。该模型假设初始条件下设备是充电的，然后带电源会接触元件。在这个模型中，假设电弧放电发生在源和元件之间，从而允许在带电物体和元件之间传输电流。

MM 与 HBM 类似，只不过用 电感代替 电阻，将电容增加到 。它代表最坏情况的 HBM 事件，并产生与 HBM 相似的损坏，但阈值水平要低得多。 （ 模型中的电感值是最关键的参数，因为它控制放电过程中电流的上升时间。

由机器模型类型的 ESD 事件引起的典型故障如图 14 所示。 损伤局限于一个主要事件，小箭头表示一些小应力。

5.2.3. CDM

CDM 表示 IC 元件自动化制造和处理过程中的 ESD 事件。据估计，超过 95% 的 ESD 事件是由 CDM 事件引起的。该模型表示 IC （已获得正电位或负电位） 向导体（即较低电位或接地）的放电。 CDM 是最新的模型，也是最难复现的。它对测试硬件中的寄生效应非常敏感。 IC 元件中产生静电荷：静电荷通常是由两种不同材料之间的摩擦产生的，其中至少一种是非/不良的电导体（例如，导电 IC 引脚和非导电 IC 塑料容器）。

5.2.3.1. CDM 仿真测试

在 CDM 仿真器设备中，DUT 放置在绝缘夹具上，引脚向上，如图 17 所示。用高压发生器设置磁场板上的电位，并将设备充电至所需的电压水平，通常在 125V 至 1000V 的范围内。然后，通过连接到机械臂的接地弹簧针，通过其中一个设备引脚对设备进行放电。如图 18 所示，由芯片、散热器、焊料凸块、封装引脚/焊球、基板等组成的整个 DUT 都进行了充电。CDM 充电总量是器件属性的函数。

DUT 的最大放电电流与总电荷成正比，因此每个器件芯片和封装特性都会有所不同。当被充电的 DUT 通过其一个引脚接地时，放电电流波形以第一个峰值的电流 （） 为特征，如图 19 所示。图 20 显示了 CDM 峰值电流对器件尺寸的依赖性。

5.2.3.2. CDM 损伤

随着电子板自动化组装的出现，工厂内人员对设备的处理不再是现代半导体工厂的主要威胁。相反，大多数 ESD 故障是由于器件在杂散场中充电，然后在与接地表面接触时放电，或者器件直接接触带电表面造成的。破坏性 CDM 事件通常与器件内的氧化物故障有关。图 21 显示了 CDM 氧化物损伤失败，显示相对于 NMOS 晶体管的源极，多晶硅栅极边缘存在“鼠咬”效应。

5.3. ESD 防护

5.3.1. 处理 ESD 敏感器件

• （A） 工作区域： 1. 在防静电工作站处理设备是必不可少的。 2. 在防静电工作站上无法使用或不可能使用防静电腕带或移除由绝缘材料组成的物品时，请使用旨在中和静电荷的空气离子发生器或应用局部防静电剂来控制静电荷的产生和积累。
• （B） 人员：在打开装有设备的保护容器之前，应先释放人类作员身上的任何累积电荷。可以通过将手放在接地表面上来完成放电，或者理想情况下，佩戴接地的防静电腕带来完成。
• （C） 包装和运输：器械在储存或运输过程中应始终装在静电保护袋或容器中。

5.3.2. 片上 ESD 保护

为了给 CMOS IC 提供有效的 ESD 保护，必须设计片上 ESD 保护电路，并围绕输入、输出和电源焊盘放置，以钳位内部电路上的过应力电压，并提供低电阻接地路径，以释放几安培的 ESD 电流。基本上有两种类型的保护设计方式：（1） 局部钳位方法（例如二极管）和 （2） 电源轨钳位方法（即 SCR），如图 24 所示。

[! note] 局部钳位方法：在 I/O 接触附近保护电路，直接在接触处就处理过应力电压。 电源轨钳位方法：在电源线和地线之间进行电压的钳位，处理电源轨之间的过应力电压。

5.3.2.1. ESD 钳位

如图 24 所示，ESD 钳位电路用于应对不同 ESD 应力模式的防护：

ESD 应力模式包括：

• 电源轨 ESD 钳位：电源轨之间的 Vdd 至 Vss（或 Vss 至 Vdd）ESD 应力
• 输入/输出（I/O）与 Vdd/Vss 之间的 ESD 钳位（局部钳位）：
  • 正极对 Vss（PS）模式
  • 负极对 Vss（NS）模式
  • 正极对 Vdd（PD）模式
  • 负极对 Vdd（ND）模式

ESD 钳位电路必须在 ESD 事件期间提供低阻抗泄放路径，同时在正常电路工作条件下保持关断状态，且静态漏电流尽可能低。

电源轨 ESD 钳位电路是应对不同 ESD 应力模式的关键保护元件，能够通过高效泄放路径在各种 ESD 应力条件下保护内部电路。

5.3.2.2. 片上 ESD 保护的总体目标

• 钳制 ESD 电压以分流 ESD 应力电流 • 快速开启（响应时间<300 皮秒） • 承载 1-2 安培或更大电流持续 150 纳秒 • 具备低导通电阻 • 在焊盘区域占用最小面积 • 引入最小寄生电容 • 产生最低串联电阻 • 不受工艺漂移影响 • 可承受多次脉冲冲击 • 提供人体放电模型（HBM）和器件充电模型（CDM）防护 • 不影响芯片功能测试 • 不会增加静态电流（IDDQ）或 I/O 漏电流 • 通过老化测试验证可靠性 • 避免引发闩锁效应或电气过应力（EOS）失效

5.3.2.3. ESD 保护器件

三种半导体器件常用于实现 ESD 保护方案：二极管、栅极接地 NMOS（GGNMOS）和可控硅（SCR）。

二极管属于非回滞型器件（单向 ESD 保护器件），而 SCR 和 GGNMOS 属于回滞型器件（双向 ESD 保护器件）。这些器件均能在正负双向被触发并导通电。

其中，二极管结构最简单，因其正向偏置条件下的低触发电压特性，更适用于低压 ESD 应用。GGNMOS 凭借其熟悉的结构和工作原理，在基于 CMOS 的 ESD 应用中广泛采用。SCR 则凭借双极导通机制，具有单位面积最高的健壮性。

但这三种器件各有缺点：二极管存在高漏电流问题，GGNMOS 健壮性较低，而 SCR 容易发生闩锁效应。

图 25 (a) 和 (b) 分别展示了非回滞型（如二极管）与回滞型（SCR 和 GGNMOS）ESD 保护器件在 ESD 条件下的准静态 I-V 特性曲线。

首先讨论图25 (b) 所示的回滞特性。该器件存在三个关键工作点：触发点 (, )(器件开启点)、维持点 (, )(器件工作点) 和失效点 (, )(因电热效应导致器件损坏点)。

必须位于特定电压范围内，即ESD设计窗口。该窗口下限为ESD保护器件连接引脚的工作电压，上限为引脚可承受且不损坏核心电路的最大电压。这两个边界值很大程度上取决于被保护核心电路的类型 (数字/模拟、低压/高压等)。

导通电阻 () 应最小化，以降低电压超过上限值的风险。高失效电流 是理想特性，因其决定了ESD保护器件的健壮性即保护能力。回滞机制通过降低电压降来减少保护器件上的功耗，从而提升器件健壮性。

上述概念同样适用于非回滞型器件，区别在于此类器件的触发电压与维持电压相同，如图25(a)所示。

5.3.2.4. 二极管 ESD 保护

二极管是一种典型的 ESD 保护器件，具有单向放电路径。用于高频应用的双二极管 ESD 保护电路如图 26（a） 所示，其中 I/O 焊盘上的两个 ESD 二极管与开启高效的电源轨 ESD 钳位电路配合，在正向偏置条件下放电 ESD 电流 @ > ~ 0.7V。

对于正向的二极管，触发电压和保持电压相同，约为 0.7V。这对于低压 IC 的 ESD 保护设计来说非常好，因为这种应用所需的触发电压相对较低。但是为了保护具有较高工作电压的引脚，需要串联几个二极管（即堆叠配置，见图 27）以增加触发电压（即触发电压是 0.7 V ×二极管数量）大于 ESD 设计窗口的下限。这样做的缺点是占用较大的芯片面积并增加 pin 的寄生电阻。

5.3.2.5. GGNMOS ESD 保护

CMOS 技术中常用的 ESD 保护电路是接地栅极 NMOS （GGNMOS），如图 28（a） 所示。在这个 ESD 保护电路中，NMOS 的栅极接地，以便在正常电路工作期间保持关闭。

[! note] 正向 ESD：静电放电导致 I/O 引脚电压高于电源电压

5.3.2.5.1. GGNMOS 工作原理

当 I/O 焊盘（漏极）出现正向 ESD 事件时：

• 寄生 npn 双极型晶体管的集电极-基极结反向偏置至雪崩击穿点（触发点）
• 雪崩击穿产生大电流
• 从基极流向地端时在寄生电阻 () 上产生压降，形成正向电压
• 当 时，寄生 npn 晶体管导通
• npn 晶体管导通后，I/O 焊盘与地之间形成低导通电阻，此时可观察到回滞现象

图 29 展示 GGNMOS 中寄生 npn 晶体管与衬底电阻 (RSUB) 形成的等效电路； 图 30 显示通过传输线脉冲 (TLP) 系统测量的 GGNMOS 正向 I-V 曲线中的回滞特性；

当 I/O 焊盘（漏极）出现负向 ESD 事件时：

• 借助寄生结二极管的作用，当 I/O 电压低于 电压时 GGNMOS 导通
• 结二极管导通后，I/O 焊盘与 之间形成低导通电阻
• 此时电流从 P 阱 () 流向 N+(I/O 引脚)

[! note] GGNMOS 的栅极接地，使得 MOS 始终关闭。

• 正向 ESD：基极-集电极雪崩击穿产生电流，电流流经寄生电阻产生电压，使得寄生 npnBJT开启形成低阻通路；
• 反向 ESD：n+扩散区和衬底形成的寄生二极管导通。 都是通过寄生器件起到防护 ESD 的作用。

5.3.2.5.2. GGNMOS 结构

GGNMOS 通常采用中心漏极的多指结构绘制, 以节省总布局面积, 如图 31 所示。图 28 (b) 展示了一个单指 GGNMOS 的器件横截面视图。多指结构可以通过将此类单指结构组合实现, 每两个相邻指之间共享漏极和源极区域。对于高频应用, 必须考虑 GGNMOS 的寄生电容。

为提高 GGNMOS 的 ESD 健壮性, 需要更大的结面积, 这会增加 N+/P 阱底部结的电容。因此, 必须在 ESD 健壮性与电容之间找到一个平衡点。减少 N+/P 阱底部电容的一个可行方案是在 N+ 漏极下方使用 N 阱注入, 如图 28 (c) 所示。大部分底部 N+/P 阱电容随后被 N 阱 /P 阱侧壁电容和 N 阱 /P‐ 所取代衬底底部电容。

5.3.2.6. SCR ESD 保护

SCR 器件可用于高频电路中的 ESD 保护，因为它在更小的布局区域内具有更高的 ESD 健壮性和更低的寄生电容。 SCR 器件可以安全地使用在低电源电压的先进 CMOS 技术中，而不会有闩锁危险。 SCR 的等效电路及其器件结构如图 32 所示。

SCR 器件由横向 NPN 和垂直 PNP BJT 组成，形成 CMOS 工艺固有的 2 端子/4 层 PNPN （P+/N-well/P-well/N+） 结构。具有 P 井电阻 （） 和 N 井电阻 （） 的 SCR 的等效电路如图 33（a） 所示。 SCR 器件的 DC I-V 特性如图 33（b） 所示。

SCR 的触发电压主要由 N 阱/P 阱结的雪崩击穿电压决定。在 0.25μm CMOS 工艺中该电压可达 22V，0.13μm 工艺中则为 18V。

当 SCR 阳极施加的正向电压超过击穿电压且阴极接地时，雪崩击穿机制将产生空穴和电子电流。空穴电流通过 P 阱流向接地的 P+扩散区，电子电流则通过 N 阱流向 SCR 阳极连接的 N+扩散区。

当 Rpwell（Rnwell）两端压差超过 0.7V 时，NPN（PNP）双极晶体管导通，从而触发 SCR 闩锁动作。最终 SCR 将成功进入闩锁状态。一旦 SCR 被触发，维持 NPN 和 PNP 导通所需的保持电流可通过闩锁的正反馈机制产生，无需再次依赖雪崩击穿。因此在体 CMOS 工艺中，SCR 通常具有约 1.5V 的较低维持电压（参见图 33 (b) 触发点与维持点）。

若 SCR 阳极施加负电压，其固有寄生二极管（N 阱/P 阱结）将正向偏置，将负电压钳位在约 1V 的较低电平（二极管导通电压）。图 33 (b) 展示了正向偏置下 N 阱/P 阱结的 I-V 特性。无论 ESD 能量极性为正或负，SCR 器件均能将过应力电压钳位至较低电平，因此在 CMOS 集成电路中能以较小版图面积实现最高的 ESD 健壮性。

5.3.2.7. 电源轨 ESD 钳位电路：基于 RC 的 ESD 检测 + 大型 NMOS 钳位

电源轨 ESD 钳位电路必须在 ESD 事件期间提供低阻抗放电路径, 同时在待机状态下保持关闭且仅有微弱的漏电流。传统的基于 RC 的电源轨 ESD 钳位电路 (图 34 ) 已被广泛用于保护核心电路。它由一个基于 RC 的 ESD 瞬态检测电路和一个作为 ESD 钳位器件的大尺寸 NMOS 晶体管组成。

正常运作的时候， 关闭； RC 检测电路的 ESD 瞬态时间； 当电源线的 处于过压状态的时候： 突然增加， 比 改变要慢很多， 打开，，， 开启， 将 放电； 当地线 欠压的时候： 突然欠压， 仍然开启，，， 关闭， 不对 放电。

通过基于 RC 的 ESD 瞬态检测电路的 RC 时间常数, 可以调节 ESD 钳位 NMOS 晶体管的开启时间, 以满足 ESD 事件的半能量放电时间要求。基于 RC 的 ESD 瞬态检测电路的 RC 时间常数通常设计在 0.1 至 1 左右。在上升时间为 10 纳秒的 ESD 脉冲冲击期间, 由于 RC 电路设计的时间常数在微秒量级, 节点 A 的电压上升速度远慢于 VDD 电源线上的电压。由于节点 A 电压上升的延迟, 施加到 CMOS 反相器 ( Mp 和 Mn ) 输入端的电压远低于 VDD 电源线上的过压。因此, Mp 被导通, 从而在瞬态时 CMOS 反相器输出高电压。 CMOS 反相器输出的高电压随后开启 ESD 钳位 NMOS。开启的 ESD 钳位 NMOS 在 VDD 和 VSS 电源线之间提供低阻抗路径, 将过应力 ESD 电压钳位, 有效保护内部电路免受 ESD 损害。 RC 电路的开启时间通常设计为约 100 纳秒, 以匹配 HBM ESD 电流波形的半能量放电时间。在 RC 电路设计的 100 纳秒开启时间后, 剩余的 ESD 能量可通过 ESD 钳位 NMOS 持续放电, 该 NMOS 在 ESD 应力期间被 ESD 瞬态检测电路触发后一直保持在低阻抗区域。在正常电路工作条件下, 电源轨 ESD 钳位电路保持关闭, 以避免从 VDD 到 VSS 的功率损耗。

由于微秒级的 RC 网络体积较大, 它们会占据版图面积的相当一部分。为了在 ESD 事件下提供低阻抗放电路径, NMOS 晶体管必须设计得非常大。大尺寸的 NMOS 会导致较大的关态漏电流。对于采用 1.2V 核心设计及 2.5V 或 3.3V I/ O 选项的低功耗 ( LP ) 工艺而言, 由于栅氧化层仍足够厚, 基本不存在严重的栅漏问题。而在采用 1V 核心设计及 2.5V I/O 选项的通用 ( GP ) 工艺中, 为获得更高驱动电流, 高性能晶体管的高速应用要求栅氧化层厚度比 LP 工艺更薄 (或阈值电压更低)。更薄的栅氧化层对 ESD 保护电路产生严重影响, 原因在于无法容忍的栅漏电流和更低的击穿电压。因此，无多晶硅栅结构的可控硅整流器 ( SCR ) 被采用作为电源轨 ESD 钳位电路中的主要钳位器件。业界已开发出多种电路技术来降低电源轨 ESD 钳位电路的栅漏电流和版图面积。

5.3.2.8. 电源轨 ESD 钳位电路：基于 RC 的 ESD 检测 + SCR 钳位

图 35 展示了电源轨 ESD 钳位电路, 该电路由采用 MOM 电容的 ESD 瞬态检测电路和作为 ESD 钳位器件的 p 型触发 SCR 组成。金属氧化物金属 ( MOM ) 电容可通过金属层间及层间介质形成的寄生电容实现。由于没有薄栅氧结构, SCR 在正常电路工作条件下具有极低的漏电流。已证实 SCR 能在最小器件尺寸下提供最高的 ESD 稳健性。在低电源电压的先进 CMOS 工艺中, SCR 可安全使用而无闩锁风险。在正常上电条件下, 节点 A 的电压电平能跟随 VDD 电源线的电压变化, 从而保持 Mp 关闭。同时, 由于栅极连接到节点 A, Mn 处于导通状态, 因此不会产生触发电流。

p 型触发的 SCR，其寄生 BJT 位于 P+、NW、PW 和 N+区域之间，如图 36 所示。SCR 在 ESD 检测电路控制的 P 阱处触发。

正常工作状态：，，SCR 关闭。 电源线的过压状态： 的突然过压， 缓慢改变， 开启， 变高，SCR 开启； 地线的欠压状态： 的突然欠压， 仍然开启， 低，，N 井/P 井结雪崩击穿，SCR 开启。

图 37 显示了上升时间为 0.1 ms 的模拟瞬态波形。 在电源电压为 1 V 的情况下，正常工作时，电源轨 ESD 钳位电路的模拟总漏电流在 25°C 时仅为约 307 nA。

5.3.2.9. 电源轨 ESD 钳位电路：二极管串 ESD 检测 + SCR 钳位

图 38 展示了电源轨 ESD 钳位电路, 该电路由二极管串 ESD 检测电路和作为主要 ESD 钳位器件的 p 型触发 SCR 构成。该设计采用二极管串和电阻来实现对 ESD 事件的检测通过高压电平而非快速上升时间。

正常操作 : 二极管串阈值电压，无电流流经 R， Mp 关闭 &，，Mn 导通，Vp 降低，SCR 关闭。二极管 有效降低了 Mp 的漏电流。 Vdd 过压 : 二极管串阈值电压，二极管串导通电流，R 两端电压降使 Mp 导通，Vp 高，SCR 导通 . Vss 欠压 (更负的 Vss ): Vdd – Vss > 二极管串阈值电压，二极管串导通电流，R 两端压降使 Mp 导通，Vp = 高，SCR 导通。

在电路正常工作时, Vdd 工作电压低于二极管串的阈值电压。因此, 没有电流流过 R, Mp 保持关闭状态。通过在 Mp 漏极与SCR 触发点之间加入二极管 Do 以产生压降, 可有效降低 Mp 的漏电流。在正向至 Vss ESD 应力作用下, 当 Vdd 电压超过二极管串的阈值电压时, 二极管串开始导通部分电流。这导致电阻 R 两端产生压降, 从而开启 Mp 以触发 SCR。图 39 展示了该设计在正常上电过程中的仿真结果。节点 A 的电压成功充电至 Vdd 的电平。因此, Mp 被完全关断, 仿真得到的待机漏电流仅为 52 纳安。

5.3.2.10. 采用 SOI CMOS 的 ESD 片上保护

与体硅技术相比, SOI 技术展现出更优越的特性，包括更低的电容和漏电、消除闩锁效应、更简化的制造工艺以及对软错误的更低敏感性。SOI CMOS 技术中可用的典型 ESD 保护元件包括横向二极管 (用于局部钳位) 和可控硅整流器 (用于电源轨钳位或局部钳位)。与体硅 CMOS 中的对应设计相比, 采用 SOI 技术构建的 ESD 器件确实享有与 SOI 晶体管相同的低电容优势。然而, 由于存在薄硅膜和埋氧隔离层, SOI 技术中类似尺寸的 ESD 元件通常因增强的热效应和过度的自发热而具有较低的失效电流和较高的导通电阻。随着技术尺寸的缩小, 高性能 SOI 晶体管拥有更薄的栅极氧化物厚度更薄且沟道长度更短更容易受到 ESD 应力的影响。随着氧化物击穿电压和回跳触发电压降低, ESD 设计窗口的缩小使得在 SOI 技术中设计稳健的 ESD 保护方案更具挑战性。

5.3.2.11. SOI 二极管

图 40 展示了 SOI 技术中典型的 P+/N- 体 (PNB) 栅极约束 ESD 二极管的横截面结构。该二极管构建在埋氧层 (BOX) 上方的薄硅膜中, 其阳极和阴极注入区与 BOX 层表面接触。P+/N- 体结仅沿横向形成, 阳极区域下方不存在纵向结。在栅极约束 SOI 二极管中, 阳极-阴极间距 (SAC) 由多晶硅栅极长度定义。栅极端可悬空或连接阴极, 优选悬空设计因其能降低电容并增强 CDM 事件下的氧化层健壮性。图 41 显示了栅极约束 SOI 二极管在 200 、 300 、 400 至 500μm 周长缩放下的 100ns TLP I‐V 特性曲线, 所有二极管均采用相同的指宽设计与金属布线方案, 通过增加二极管指数量实现周长变化。

5.3.2.12. SOI SCR

由于 SOI 中独特的器件特性, 在体 CMOS 中实现的相同 SCR 设计无法直接迁移到 SOI 技术中。采用 SOI 技术构建的 SCR 器件具有以下独特特性:

1. 在薄硅膜中形成的横向 PNPN 结构
2. 不存在与衬底的寄生器件
3. 用于交叉耦合 PNP 和 NPN 的横向体接触方案
4. 外部触发电路与主 SCR 之间的隔离

相比之下, 在体 CMOS 的体 SCR 中存在由 P+ 阳极、 N 阱和 P 衬底形成的垂直 PNP 双极型晶体管。SOI SCR 的触发以击穿为主导, 对于采用先进 SOI CMOS 技术设计的电路而言, 其触发电压过高。因此, 在先进的 SOI CMOS 技术中, 通常会集成二极管串和 RC 网络等外部触发技术到 SOI SCR 中, 以将触发电压降低至可接受水平。

图 42 展示了 SOI SCR 和对应的体硅 CMOS 中体硅 SCR 的横截面, 以供对比。在 SOI SCR 中, 阳极和阴极结下方没有形成 N 体和 P 体阱电阻 (例如 PNP 和 NPN 双极晶体管的基极电阻)。交叉耦合的 PNP 和 NPN 晶体管的基极电阻需要在第三维度构建, 如图 43 所示。体接触间距定义为 N 体接触至 SCR 阳极与 P 体接触至 SCR 阴极端子之间的距离。较大的体接触间距会导致双极基极电阻增加。

SOI SCR 的触发以击穿为主导, 因此对于先进的 SOI 工艺而言, 触发电压过高 CMOS 技术。因此, 外部触发技术通常被集成到主可控硅中, 以降低触发电压降低到可接受的水平。典型触发电路包括二极管串和 RC 网络。图 44 展示了的电路原理图一种采用 SOI 技术的二极管触发可控硅 (DTSCR) 和 RC 触发可控硅 (RCSCR)。

对于 DTSCR, 外部触发二极管连接至 SCR PNP 晶体管的 N 阱基极。这类 DTSCR 设计通常用于低电容和低电压应用, 例如射频低噪声放大器 ( LNA ) 电路的输入 / 输出静电放电 ( ESD ) 保护。RCSCR 由 RC 网络和反相器链构成, 形成双路径控制电路。RC 网络负责检测 ESD 事件并启动 SCR 触发过程。反相器链分别连接至 PNP 管的 N 阱基极和 NPN 双极型管的 P 阱基极, 在 ESD 条件下为 SCR 提供触发电流。正常工作时, 反相器链将 N 阱维持在 SCR 阳极相同偏置, 同时将 P 阱下拉至与 SCR 阴极同电位的地电平。SCR 内部不存在正向偏置结, 从而将漏电流降至最低。在诸如电池供电移动芯片的电源钳位等对泄漏敏感的场合中, RCSCR 是首选的 ESD 解决方案。为避免任何闩锁问题, 用于电源引脚保护的 RCSCR 保持电压必须高于电源电压 Vdd, 并留有足够的安全裕量。

图 45 展示了不同体接触间距设计的 SOI DTSCR 在 100 纳秒 TLP 下的 I‐V 特性数据, 所有器件均采用 0.6 微米的阳极-阴极间距 ( SAC ) 设计, 并通过大量并联 SCR 指状结构实现 360 微米的总器件宽度。通过改变 SCR 的 P 型体区接触与阴极端子之间的间距, 调节了 SCR NPN 双极晶体管的基极电阻 ( )。 所有 SCR 都能触发并维持电流。然而, 对于体接触间距为 1 倍的 SCR, 观察到多指触发行为 (例如, 并非所有 SCR 指都在首次回跳时开启)、更高的触发电流以及更低的失效电流。这表明体电阻不足以维持所有 SCR 指的回跳。通过将体接触间距增加到 2 倍, 展示了优异的 SCR 触发行为, 触发电流降低至 ~50 mA, 且在触发点后呈现平滑的 I‐V 曲线。进一步将体接触间距增加到 4 倍, 除了观察到略微更深的回滞现象 (表明保持电压更低) 外, 不再改善 SCR 触发和 ESD 性能。

5.3.2.13. 用于高压 IC 的 ESD 片上保护

ESD 保护器件必须在 ESD 事件结束后恢复到关断状态, 否则器件将工作在禁止的闩锁状态, 造成永久性损坏。对于 SCR 型 ESD 钳位器件, IC 芯片的工作电压 VDD 必须小于 SCR 的维持电压。在高压应用 (如电源管理 IC 和汽车 IC ) 中, VDD 可能达到数十伏甚至更高。传统 SCR 的维持电压相对较低 (例如 3‐5V )。目前已开发出多种策略来提高维持电压 VH。

5.3.2.14. 分段发射极拓扑，将 提高到 ~ 40 V

传统 SCR 结构及其等效电路如图 47 所示。提高 VH 的一种方法是减小 N+ 和 P+ 区的有效面积, 从而降低这两个区域的发射极注入效率。

传统 SCR 的条状拓扑结构如图 48 (a) 所示。在此配置中, 阴极 ( BJT2 的发射极) 的 N+ 区块与阳极 ( BJT1 的发射极) 的 P+ 区块是连续的。为减小 BJT1 和 BJT2 的有效发射极面积, 提出了一种分段拓扑结构, 如图 48 (b) 所示。在此情况下, N+ 和 P+ 区块不再连续, 而是被阱接触区块隔开。对于所示的分段拓扑结构, 以及 BJT2 发射极的类似结构, 约 50% 的 BJT1 的 P+ 发射极被 N+ 阱接触取代。因此, 该 SCR 的分段比例被称为 1:1 (一个发射极区块对应一个阱接触区块)。

图 48 (b) 所示的分段发射极拓扑结构能够减小 N+ 和 P+ 区域的有效面积, 从而降低这两个区域的发射极注入效率。因此, VH 可以大幅提高。

图 49 展示了两种具有相同面积 (宽度为 186 微米) 但拓扑结构不同 (条状和 1:1 分段拓扑) 的 SCR 器件的传输线脉冲 (TLP) I‐V 曲线。显然, 采用分段拓扑结构后, 保持电压从 4V 显著提升至约 40V。

改变 D5 和 D6 的尺寸同样会影响 ESD 性能。图 50 展示了具有四种不同参数的 1:1 分段比例 SCR 器件的 TLP 测试结果 D5 = D6 维度。当 D5 = D6 从 2 微米变为 8 微米时, 保持电压从 10 伏增加到 45 伏。保持电压的增加是由于 D5 和 D6 定义了基区宽度, 且每个 BJT 中的集电极电阻。

5.3.2.15. 适用于 120 V SOI 工艺的 ESD 保护设计

图 51 展示了堆叠式 LVPFOD (低压 p 型场氧器件) 结构 0.5 120V SOI 工艺。堆叠配置中每个 LVPFOD 的尺寸根据设备宽度绘制 W=800 和 S=0.9 , 它们通过 DTI 和埋氧层实现了完全的相互隔离。每个 LVPFOD 仅通过金属层连接以实现堆叠具有不同堆叠数的配置。

不同堆叠层数的堆叠 LVPFOD 的 TLP 测量 I‐V 特性如图 52 所示。不同堆叠层数下堆叠 LVPFOD 的详细特性列于表 5。

5.4. ESD 测试

5.4.1. ESD 测试简介

衡量 ESD 稳健性最常用的工业测试方法包括人体模型 (HBM) 、机器模型 (MM) 和带电设备模型 (CDM)。这些 ESD 测试通过工业级 ESD 测试仪进行。图 53 展示了一款商用 ESD 测试仪。一种相对较新的测试技术 —— 传输线脉冲 ( TLP ), 在表征 ESD 方面采取了与上述经典模型不同的方法。不同于模拟手指或机器静电放电这类 “ 真实 ” 事件, TLP 通过施加不同幅度和宽度的方波脉冲来激励 IC 引脚, 从而研究保护电路在整个 EOS/ ESD 频谱范围内对刺激的响应。短脉冲宽度 (约 100 纳秒至 1 微秒) 可在不造成器件意外热损伤的情况下提取信息。TLP 方法简单的方波输入便于轻松提取保护电路的瞬态电流 ‐ 电压 ( I‐V ) 曲线。此外, 该方法还能揭示在给定脉冲宽度下驱动电路进入二次击穿所需的脉冲功率。图 54 展示了一款商用 TLP 脉冲发生器。

5.4.2. HBM 测试

基本的 HBM 测试配置如图 55 所示。典型的 HBM 波形具有 2‐10 纳秒的上升时间、 0.67 安培 / 千伏的峰值电流, 以及 200 纳秒宽度的双指数衰减 (见图 56 )。

通常, 导致失效的决定性参数是 HBM 脉冲的能量。HBM ESD 敏感性的测试通常通过自动化测试系统完成。待测器件被置于测试系统中, 并通过继电器矩阵进行接触连接。其中一个引脚接入 HBM 网络 ( ” 放电引脚 ” ), 其余一个或多个引脚则连接测试仪地线 ( ” 接地引脚 ” )。面对当今高引脚数器件, 全面测试所有可能的应力组合已不可行, 因此需筛选引脚组合, 确保足以覆盖检测薄弱应力组合。现行 HBM 标准中明确规定了必须施加应力的这些引脚组合。ESD 测试采用人体模型网络生成的波形施加, 若器件经参数和功能测试后不符合数据手册规格, 即判定为失效。必须明确指出, 根据 JS‐001 标准的人体模型 ( HBM ) 针对的是操作过程中的静电防护问题。虽然广为人知的 IEC 61000‐4‐2 标准有时也被称为 “ 人体模型 ”, 但该模型关注的是系统在不同工作条件下的静电放电 ( ESD ) 事件, 因此仅适用于系统级别。IEC 61000‐4‐2 与 JS‐001 的波形和严酷程度不可相提并论。对于操作防护问题, 只有 JS001 具有实际意义。

5.4.3. CDM 测试

CDM 事件对某些设备的损害可能比 HBM 更大。尽管放电持续时间极短，通常不到一纳秒，但峰值电流可达数十安培, 导致器件内部出现显著电压降, 最终因电流过大而引发介质 (如栅氧化层) 击穿。CDM 的设备测试标准为 ANSI/ESDA/JEDEC JS‐002:《静电放电敏感度测试 —— 充电器件模型 (CDM) 器件级》。测试流程包括将器件引脚朝上置于场板上, 先充电后放电。所有引脚均被同等对待, 在正负充电后均进行放电。图 57 展示了 CDM 测试配置, 图 58 则呈现了典型的 CDM 波形。

5.4.4. M M 测试

多年来, 该行业已不再将 MM 作为资格测试, 转而采用 ANSI/ESDA/JEDEC JS‐001 ( HBM ) 和 ANSI/ESDA/JEDEC JS‐002 ( CDM ) 的资格文件来全面表征元件的 ESD 敏感性。放电可能源自孤立导体或带电导电物体, 如金属工具、自动化设备或夹具, 因此 CDM 方法能更好地模拟金属对金属的放电情况。

使用 ESD SP5.2 标准对器件进行 MM 敏感度测试: 静电放电敏感度测试 —— 机器模型 ( MM ) 组件级在程序上与 HBM 测试类似。基本测试设备和应力组合相同, 但测试头差异显著。MM 版本不含 1,500 欧姆电阻, 除此之外, 测试板和插座通常与 HBM 测试相同。

5.4.5. 传输线脉冲 （TLP） 测试

使用经典模型来表征电路的 ESD 健壮性存在诸多局限性。首要问题在于, 这些模型仅能提供有限的视角, 揭示保护电路的工作原理、失效方式及位置。HBM 等模型的输入脉冲既复杂又极其短暂, 导致电路响应同样复杂且难以测量。尽管测试应力水平与泄漏电流增加的关系已被制成表格, 但 ESD 认证通常只关注泄漏是否超过预定义的失效阈值。简而言之, 经典模型被当作一个黑箱使用 —— 输入电压级刺激, 输出简单的 ” 通过或失效 ” 响应。

传输线脉冲技术是一种相对较新的 ESD 表征方法, 它为揭开这一黑箱提供了途径。自 1985 年首次引入该技术以来, 它已被广泛用于 ESD 电路的表征与设计。 TLP 测量是一种在瞬态事件 (如 ESD ) 时域内测试和研究集成电路技术与电路行为的方法论。除了可以测量三种 ESD 模型波形在电流和时间范围内的电流与电压随时间变化关系外, 还可以测量 TLP (传输线脉冲) 的电流-电压特性。

图 59 展示了一个 TLP 实验的示意图, 其中同轴传输线被充电至特定电压后, 向器件的一个 I/O 引脚放电, 同时将地线或电源引脚接地, 其余引脚保持开路。该方法与 HBM 非常相似, 都是对电容器充电后向电路放电。不过, TLP 中的电容是分布式的, 因此会产生简单的方波 (见图 60 )。

TLP 的工作原理是, 一根充电至特定电压的同轴电缆在短路时会输出一个方波脉冲, 其电流等于充电电压除以同轴电缆的特性阻抗, 脉冲持续时间等于电缆传播长度的两倍除以线路的传播速度。例如, 一根 10 米长、 50 欧姆的同轴电缆充电至 100 伏特时, 将产生一个约 100 纳秒、 2 安培的脉冲。

5.4.5.1. TLP 标准要求

• 标准 TLP ( STM5.5.1‐2014 )
  • 通常为 0.2 至 10 纳秒的上升时间
  • 10 纳秒至 > 毫秒脉冲宽度 (典型值为 100 纳秒)
  • 最小 200MHz 带宽示波器
  • 最小 200MHz 带宽电压探头
  • 最小 200MHz 带宽电流探头。
• 极快 ( vf ) TLP ( SP5.5.2‐2007 )
  • 通常 ⇐ 200 ps 上升时间
  • 至 10 纳秒脉冲宽度
  • 最小 2.5GHz 带宽示波器, 采样率为 5GSa/s
  • 最小 1GHz 带宽电压探头
  • 最小 2GHz 带宽电流探头

5.4.5.2. 使用 TLP 测量瞬态电流和电压的时间依赖性

时域瞬态电流和电压可通过图 61 所示的开尔文 TLP 进行测量。

图 62 展示了一个低电容瞬态电压抑制器 ( TVS, 即专为保护电子设备免受过压而设计的齐纳二极管) 对 28A vf‐TLP 脉冲时间依赖性的测量示例。该 5 纳秒长的电流脉冲形态良好, 上升时间仅为纳秒的一小部分。TVS 器件在 1 纳秒内将电压钳制在 5V 以下。

5.4.5.3. 使用 TLP 测量瞬态 I-V 特性

TLP 最明显的应用是提取保护器件的瞬态电流-电压 ( I‐V ) 曲线。通过对电路施加一系列递增的输入电压脉冲, 并绘制器件电压与电流的对应点, 即可生成特征 IV 曲线。与传统曲线追踪仪不同 —— 后者因施加相对较长的阶梯应力会导致破坏性发热, TLP 的短脉冲特性使其能在不造成热损伤的前提下, 提取极高电流水平下的 IV 数据点。当然, 应力间隔时间需确保充分的热量消散，一两秒已绰绰有余。保护器件的瞬态 I‐V 曲线极具信息价值, 它能直观展现器件在 ESD 应力期间的动态响应。诸如开启电压、维持电压及二次击穿触发电流等关键参数, 均可直接从曲线上读取。尽管方波输入并不能精确模拟任何可能的 ESD 事件, 所得 I‐V 曲线的参数可以与 “ 真实 ”ESD 应力的敏感性以及诸如 HBM 等测试相关联。

测量窗口通常位于 70% 至 90% 的区域, 以获取 I‐V 曲线的一个点, 如图 63 所示。图 64 和图 65 分别展示了齐纳二极管和 GGNMOS 的瞬态 I‐V 特性曲线。

6. 集成电路失效机制