[! info] 《数字集成电路》第 6 章 CMOS 组合逻辑门《数字集成电路》第 7 章时序逻辑电路

[! tip] 如果需要补充关于 CMOS 反相器的信息，可以看《数字集成电路》的第 5 章 CMOS 反相器或者这篇笔记。

1. 组合逻辑电路和时序逻辑电路

组合逻辑电路的特点
在组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入和逻辑电路本身的结构，与电路原来的状态无关。这就是组合逻辑电路在逻辑功能上的共同特点。

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时序逻辑电路的特点
时序逻辑电路的输出不仅与当前的输入数据有关, 而且也与输入信号以前的值有关。

这可以通过把一个或多个输出连回到某些输入来实现。

一个时序电路包含一个组合逻辑电路和一个能保持状态的模块。

时序电路的例子有，寄存器、计数器、振荡器以及存储器。
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2. 静态 CMOS 设计

静态互补 CMOS 实际上是静态 CMOS 反相器拓展为具有多个输入的电路。

CMOS 结构的基本优点
CMOS 结构的基本优点是其具有良好的稳定性 (即对噪声的灵敏度低)、良好的性能以及低功耗 (没有静态功耗)。
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2.1. 互补 CMOS

2.1.1. 互补 CMOS 构成

静态 CMOS 门是上拉网络（PUN）和下拉网路（PDN）的组合。PUN 和 PDN 具有同样的输入，并且总是以互斥的形式构成。这意味着同时只能有一个导通。

有以下几个要点

晶体管是栅极信号控制的开关；
PDN 由 NMOS 构成，PUN 由 PMOS 构成。因为 NMOS 能产生强 0，PMOS 能产生强 1（阈值电压导致的）；
NMOS 串联相当于逻辑“与”，并联相当于逻辑“或”；
PUN 和 PDN 互为对偶网络，器件、排列都是对偶的；
这一个互补门本质上是反相的，只能实现反相逻辑，对于非反相逻辑则需要额外的一级反相器。
实现一个 N 输入的逻辑门需要 2N 个晶体管。这大大增加了面积和功耗。

CMOS 复合门的综合

2.1.2. 互补 CMOS 门的静态特性

互补 CMOS 门继承了基本 CMOS 反相器的所有优点。

静态 CMOS 特性
这里可以看出静态 CMOS 的重要特性，

电压摆幅等于电源电压，噪声容限很大。

为无比逻辑，逻辑电平与器件的相对尺寸无关。

较低的输出阻抗，使得其对噪声以及干扰不敏感，具有较大的输出电流和无穷大的扇出。

较高的输入阻抗，稳态输入电流几乎为 0。

无任何静态功率。在稳态工作情况下，电源和地之间没有直接的通路。

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互补 CMOS 门的电压传输特性和噪声容限分析更复杂，因为这些参数取决于加在这个门上的数据的输入模式，即在同一时间内，PUN 和 PDN 所处的状态以及即将进行的动作都会影响。

例如，强上拉（两个 PMOS 同时导通）会使得 VTC 右移；体效应会导致 NMOS 需要更高的输入电压才能翻转，VTC 稍稍右移。

信息不足

[! missing] 感觉书上对这一部分的讨论很粗略，仅仅是举了一个例子说明确实不同的输入模式都会影响。

2.1.3. 互补 CMOS 门的传播延时

传播延时的计算方式与静态反相器类似。为了分析延时, 每个晶体管都模拟成将一个电阻与一个理想开关相串联。逻辑门就可以等效为包含内部节点电容的等效 RC 电路。

这里的内部节点电容指的是源漏区以及 PDN 的栅极覆盖电容。

对于互补 CMOS 门的传播延时的考虑，应当是考虑引起最坏情况的输入组合，就是能够使得传播延时一阶近似最大的情况。

例如对于上面的电路，对于上拉路径，只有一个 PMOS 导通时，延时为为最坏情况；对于下拉路径，无论如何都需要两个 NMOS 同时导通，此时的延时为。

在设计的时候，我们一般需要使得互补 CMOS 门的延时和反相器相同，这意味着 PDN 中串联的 NMOS 器件需要是反相器中 NMOS 的两倍宽。

2.1.3.1. 晶体管尺寸

2.1.3.1.1. 等效宽长比

当大量晶体管并联的时候，其对于驱动晶体管的等效宽长比为，

串联情况则是，

类似串联电容。

2.1.3.1.2. 相对尺寸

这里的相对尺寸都是以最小尺寸的CMOS 反相器中的最小尺寸 NMOS 的宽长比为，PMOS 则为 3。

NAND 和 NOR 门的 PMOS 则是 2.5 或者 3。

NAND2 的 PMOS 则是 3，NMOS 则是 2。

NOR2 的 PMOS 则是 6，NMOS 则是 1。

[! tip] 这里的相对尺寸和后面的输入电容，在考虑的时候都是只用考虑 1 个输入端口，因为都是等效的。这个相对尺寸也是逻辑努力的体现。

这个计算方式很简单，若考虑上拉网络导通，需要串联的 2 个 PMOS 均导通的话，则需要则需要每个都是反相器 PMOS 尺寸的 2 倍才能具有和其一样的输出，由此每一个的相对尺寸为 6。考虑下拉网络，如果只需要导通一个 NMOS 就能让下拉网路导通，那么这个 NMOS 的相对尺寸就为 1。

2.1.3.2. 大扇入的情况

在具有大扇入的逻辑门中，内部节点电容变得很显著。此时我们需要使用 Elmore 延时模型来估算传播延时，并由此找出试图最小化延时的时候的关键。

Elmore 延时模型
Elmore 延时公式非常有用，可以用来分析导线和复杂晶体管电路的传播延时而不用求解一组常微分方程。

RC 树

对于一个 RC 树，现在假设这一网络 N 个节点中的每一个最初都被放电至 GND，并且在时间时在节点上加一个阶跃输人。其在节点处的 Elmore 延时由以下公式给出，

RC 树节点 i 处的 Elmore 延时公式

为网络节点数；为 k 节点处的电容；为共享路径电阻
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Elmore 延时相当于这个网络的一阶时间常数 (即脉冲响应的一次矩)。

RC 链

对于一个 RC 链，其在节点处的 Elmore 延时公式为，
RC 链节点 i 处的 Elmore 延时公式

为网络节点数；为 i 节点处的电容；为路径电阻
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[! attention] 这里还有个 0.69 的系数

2.1.3.3. 互补 CMOS 门的两个主要问题

首先，实现一个具有 N 个输入（扇入）的门需要的晶体管数量是，显著增加了面积、寄生电容等。其次，互补 CMOS 门的传播延时随扇入数迅速增加（想想串联的 NMOS！），近似于二次关系。

由此也可以延伸出电路优化的目标：用尽量少的晶体管并实现尽量短的传播延时。

2.1.3.3.1. 大扇入时的设计技术

传播延时作为扇入和扇出的函数，

调整晶体管尺寸。这个方法能有效降低电阻和时间常数。但是较大的尺寸又会产生较大的寄生电容，增加对前一级的负载。
逐级增加晶体管尺寸。这个方法算是一个折中的办法，根据 Elmore 延时方程分析出晶体管的出现次数，并以此为权重增大尺寸。
重新安排输入。就是将关键路径上的晶体管放置在靠近门的输出端。
重组逻辑。既然现在的问题是大扇入所引起的，那么通过优化逻辑，将扇入减小也是一个方法。
添加缓冲。使用两个反相器构成缓冲来隔离扇入和扇出。
减小电压摆幅。

2.1.4. 组合电路的性能优化

修改反相器的基本延时公式，我们可以得到，

复合门基本延时公式

为反相器的本征延时；为复合门和简单反相器的本征延时的比；为等效扇出，这里又称为电气努力；为逻辑努力；
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逻辑努力意味着，复合门需要更大输入电容才能和反相器有一样的输出电流。

需要推导

2.1.5. CMOS 逻辑门的功耗

暂时不重要

2.1.5.1. 逻辑功能

2.1.5.2. 信号统计特性

2.1.5.3. 信号间相关性

2.1.5.4. 动态或虚假翻转

2.2. 有比逻辑

2.2.1. 有比逻辑的定义

有比逻辑的出现是为了解决互补 CMOS 使用个晶体管的问题，但是又降低了电路的稳定性并付出了额外的功耗。

在有比逻辑中，整个 PUN 被一个无条件的负载器件所替代，用于始终上拉输出以得到高电平输出。例如使用电阻或者栅极接地（或者接漏极）的 PMOS 负载，第二种也叫做伪 NMOS 门。

伪 NMOS 门的显著优点是降低晶体管使用数量为。但是由于上拉电路始终无条件工作，导致额定输出低电压不是 0V，由此降低了噪声容限并导致了静态功耗。

通过调整负载电路相对于下拉器件的尺寸，可以调整噪声容限、传播延时以及功耗。并且输出端电压摆幅以及门的总体功能取决于 NOMS 和 PMOS 的尺寸比，所以叫有比逻辑。

2.2.1.1. 电阻上拉

使用电阻负载的优点在于使用的晶体管少，只用个。但是显而易见的，电阻的引入使得和之间有了通路，从而导致了静态功耗。并使得有，也就是 PDN 的分压。

并且有。

2.2.1.2. 伪 NMOS 的直流传输特性

可以看出，伪 NMOS 有，所以我们主要关注的是。

当时，下拉路径导通，此时通过下拉器件和负载器件的电流相同。此时可以合理地假设 NMOS 器件处于线性工作模式，而 PMOS 负载处于饱和状态。于是可以写出电流方程，

解出。这里也看出为什么叫有比逻辑。PMOS 与 NMOS 的沟道宽之比能够决定输出的噪声容限。

2.2.1.3. 伪 NMOS 静态功耗

功耗就是整个通路上的电压乘上静态电流。

2.2.2. 更好的负载器件

通过使用差分逻辑和正反馈能完全消除静态电流和提供从电源轨线至轨线电压摆幅的有比逻辑。一个差分门要求每一个输入都具有互补的形式, 同时它也产生互补的输出。反馈机制保证了在不需要负载器件时将其关断。

这样的逻辑系列称为差分串联电压开关逻辑 (Differential Cascode Voltage Switch Logic, DCVSL)

2.2.2.1. DCVSL

上图是异或的

PDN1 和 PDN2 均采用 NMOS，但是是互斥的结构（这里可能有点歧义，实际电路结构相同，只是输入始终取反），意味着一个开启的同时另一个关闭，差分结构也使得从电源到地不会有通路，并且始终输出强 0 和强 1。

由此消除了静态功耗，并且实现了轨到轨的电压摆幅。

2.3. 传输管逻辑 Pass-Transistor Logic

2.3.1. 传输管基本概念

传输管逻辑通过允许原始输人驱动栅极和源-漏极来减少实现逻辑所需要的晶体管数目，相当偏门的用法。

上面就是一个用两个 NMOS 实现 AND 门的例子。B 为 1 的时候，A 导通，0 关断。当 B 为 0 的时候，A 关断，B 导通。

2.3.1.1. 缺点

弱 1，因为体效应不能将电压上拉到。由此导致了静态功耗。

2.3.2. 差分传输管逻辑 DPL

DPL 的思想和 DCVSL 很类似，都是同时接收真输入和其互补输入，并产生真输出和其互补输出。

一些特点：

不需要额外反相器就能产生互补信号。需要额外电路，但是在复杂门的设计中却只需要很少的晶体管实现。
DPL 属于静态门
DPL 能模块化设计

2.3.3. 稳定有效的传输管设计

通过结构可以看出，传输管逻辑也存在静态功耗和噪声容限降低的问题。有下面几种方法来解决这个问题。

2.3.3.1. 电平恢复器 Bleeder

通过使用一个 PMOS 连在反馈回路中来恢复电平。它的漏极连到反相器的输人, 而源连至

PMOS 通过反馈始终将输出拉低到或者拉高到，由此消除了静态功耗。

2.3.3.2. 多种阈值晶体管

2.3.3.3. 传输门逻辑

传输门结合 NMOS 和 PMOS 的优点，将两个器件并联来产生强上拉和强下拉。虽然需要更多的控制信号，但是它电压摆幅大。

2.3.3.3.1. TG 多路复用器

2.3.3.3.2. XOR

3. 动态 CMOS 设计

动态 CMOS 逻辑电路在伪 NMOS 逻辑电路的基础上，在地增加了一个 NMOS。

动态 CMOS 逻辑能够在避免静态功耗的同时，减少逻辑门的数量。通过增加时钟输入，能完成预充电和条件求值两个阶段。

[! note] 还有类似的只用 PUN 的电路，则是预放电，与使用 PDN 的电路相反。

3.1. 动态逻辑：基本原理

动态门具有和互补 CMOS 完全一样的 PDN。电路有两个工作阶段：预充电和条件求值，由时钟信号 CLK 决定。

3.1.1. 预充电

当时，输出节点 Out 被预充电到（由输出电容存储电荷），此时关闭，PDN 不工作。

是结电容、布线电容以及扇出门输入电容的组合。

[! note] 求值 FET 消除了预充电期间的任何静态功耗，因为没有输入，求值 FET 始终关闭。

3.1.2. 求值

当 CLK=1 时预充电管关断, 求值管导通。输出根据输入值和下拉拓扑结构的情况有条件地放电。

如果输入使得 PDN 导通，那么输出和 GND 之间有低阻通路使得的电荷流失；如果 PDN 关断，预充电维持。

在求值器件，输出电容充电路径关断，其最多只能放电一次。

[! attention] 注意, 在求值期间如果 PDN 关断, 则输出有可能处于高阻抗状态。这一特点与相应的静态门的情况截然不同, 静态门在输出和其中一条电源线之间总会存在一条低阻抗通路。

3.1.3. 动态逻辑门重要特性

静态 CMOS 完全一样的 PDN
全摆幅输出（）
晶体管的数目 (对于复杂门) 明显少于静态情况: 为。
是无比的逻辑门。PMOS 的尺寸仅仅影响自身的翻转时间和时钟功耗

[! question] 为什么 PMOS 的尺寸会影响时钟功耗？

逻辑门只有动态功耗。
- 和 GND 之间没有直接通路
- 比静态电路更高的输出转移概率（输入一定，输出不断跳动）
- 动态功耗也可能高于静态 CMOS 电路。
动态逻辑门具有较快的开关速度
- 第一个 (明显的) 原因是由于减少了每个门晶体管的数目, 并且每个扇入对前级只表现为一个负载晶体管, 因而降低了负载电容 , 这相当于降低了逻辑努力。
- 二个原因是动态门没有短路电流，并且由下拉器件提供的所有电流都用来对负载电容放电。
需要预充电/求值时钟

3.2. 动态逻辑的速度和功耗

根据前文的叙述可以知道，一旦完成预充电，输出信号总是为高电平，只要求值电路保持关闭，那么就不存在。只有当求值电路导通的时候，输出才会翻转。说明和以及 PDN 的吸电流的能力有关。

[! attention] 这里忽略了预充电时间对门的影响，这个由决定的。

3.3. 动态设计中的信号完整性问题

动态逻辑比静态逻辑有更高的性能。但是有以下几个重要问题需要考虑。

3.3.1. 电荷泄露

动态门的输出是存储在输出电容上的。由于存在漏电电流，电容的电荷会逐渐减少，最终使得这个门出错。

上图是基本动态反相器电路的漏电来源。源 1 和来源 2 分别为 NMOS 下拉器件的反偏二极管和亚阈值漏电。注意，由于它的反偏二极管 (漏电来源 3) 和亚阈值导电 (漏电来源 4)，PMOS 预充电器件也引起一些漏电流。

由此可知，使用动态电路有一个最低的时钟频率，否则漏电会导致严重的输出错误。

在求值期间关断 PDN 使输出节点处于高电阻也会引起漏电。

漏电问题可以通过降低求值期间输出节点上的输出阻抗来解决。通常是增加一个泄漏晶体管，例如用一个带反馈（消除静态功耗）的伪 NMOS 型上拉器件来给电容补充电荷。

当 CLK=0，且 PDN 关闭的时候，电容使得输出为高电平，从而使得泄漏器（bleeder）导通，电容补充电荷。如果 PDN 导通，电容电荷流失，则又会使得泄漏器关闭。

[! question] 那这里是否说明 PDN 的吸电流能力必须要比泄漏器更强呢，否则会导致泄漏器无法正常工作。

3.3.2. 电荷分享

对于上图中的电路而言，电荷分享就是指在某种情况下，的电荷被和分享，导致的电荷量减小，输出电压减小。因为前面提到的动态电路性质使得电压无法恢复。

解决电荷再分布最常用也是最有效的办法是对关键的内部节点预充电，如使用一个 PMOS 管连接和电容。但是会增加面积和电容。

3.3.3. 电容耦合

电容耦合对电路的影响形式主要有两个，一个是串扰，另一个是背栅。串扰会使得有较高输出阻抗的电路更容易被影响，产生的电容耦合会破坏浮空节点的状态。背栅（backgate）即输出至输入耦合。翻转为高电平，使得关闭导通，变为低电平。的两个寄生电容失去了高电平充电，并且有了放电路径。从而使得有了漏电路径。

背栅耦合会使得动态门输出显著降低，可能导致电路求值错误；也使得静态门的输出不能全程下降到 0V，从而导致了少量的静态功耗损失。

3.3.4. 时钟馈通

时钟馈通又是电容耦合的一个特殊例子。时钟的快速上升和下降会耦合到信号节点上。当 PDN 不导通时, 这一电容耦合会在时钟由低至高翻转时引起动态节点的输出上升到以上。其次, 快速上升和下降的时钟边沿会耦合到信号节点上，参考上图（b）。

时钟馈通的危险在于它可能使预充电管正常情况下的反偏结二极管变为正向偏置（源极衬底结）。这会使电子注入衬底中, 它们可能为附近处于“1”(高电平) 状态的高阻抗节点所收集: 最终导致出错 CMOS 闩锁则是这一注人的另一种可能结果。

3.4. 串联动态门

直接串联动态门形成多级逻辑结构的方法并不可行。这个问题的关键就在于，在时钟从 0 到 1 的时候，的电容放电需要时间，这个放电的过程会导致其串联的动态门的 NMOS 导通，从而给第二个动态门的输出创造了放电路径，使得输出电压降低，噪声容限降低并且功能出错。

在预充电期间置所有的输入为 0 可以解决这个问题。这样在预充电之后下拉网络中所有的晶体管都被关断, 因此在求值期间不会发生存储电容的错误放电。方法之一则是下面的多米诺逻辑。

3.4.1. 多米诺逻辑

3.4.1.1. 基本结构

一个多米诺逻辑模块是由个 n 型动态逻辑块后面接一个静态反相器所构成。静态的反相器使得原本预充电的高电平输出变成了低电平，而求值期间的高到低的翻转也成了低到高的翻转。

除此之外静态反相器还使得多米诺门的输出具有了低阻抗，由此提高了抗噪声能力。并且其还能隔离内部和负载电容。还能解决电荷泄露的问题。

3.4.1.2. 多米诺门串联链的工作情况

在预充电期间, 所有的输入都置为 0。在求值期间第一个多米诺块的输出或者停留在 0 或者从翻转, 从而影响第二个门。也就是说，在多米诺链中，最终输出的变化必定始于第一级。

其有以下特点，

只能实现非反向逻辑。因为多米诺门的输出要么保持到 0，要么实现，无法完成 NOT 门的效果。
可以达非常高的速度，只有上升延时，。

3.4.1.3. 解决多米诺逻辑非反向的问题

一般的方法是采用差分逻辑。双轨多米诺（Dual-rail domino）在原理上类似于前面讨论的 DCVSL 结构，但它采用一个预充电负载而不是一个静态交叉连接PMOS 负载。

差分电路能实现任意功能，代价就是功耗高，因为无论输入为何值，每个时钟周期总有一次翻转。

3.4.1.4. 多米诺门的优化

通过采用一个较小 (最小尺寸) 的 NMOS 器件和一个较大的 PMOS 器件来使得静态反相器的比值比较大。

3.4.2. np-CMOS

np-CMOS 通过使用两种类型 (n 型树和 p 型树) 的动态逻辑, 因而避免了在关键路径中由多米诺逻辑引人的额外静态反相器。

在 np-CMOS 电路中，n 型树与 p 型树的对偶性使得n 型可以直接驱动 p 型，但是如果要连接另外一个 n 型树门时，需要一个反相器。

3.5. 静态电路和动态电路的对比

静态
- 在存在噪声的情况下具有健壮性的优点
- 设计过程无故障，易于自动化
- 对于具有大扇入的复杂门，需要在面积和性能之间进行权衡
- 伪 nMOS 简单、快速，但代价是降低了噪声容限和静态功耗
- PTL 对于特定电路、多路复用器、加法器等， XOR 主导逻辑很有吸引力 
动态
- 可能实现快速且小型的复杂门
- 权衡在于寄生效应，例如电荷共享（设计过程变得更加困难）
- 电荷泄漏（需要定期刷新，这对电路的工作频率设置了下限）

4. 时序 CMOS 电路

4.1. 时序电路基础

时序电路的输出不仅取决与当前的输入，也取决于原先的输入，具有记忆功能。

首先简单描述一下，对于一个同步时序系统，通用有限状态机是由什么构成以及如何工作的。

Transclude of 有限状态机#通用有限状态机的构成

4.1.1. 时序电路的时间参数

同步寄存器有三个重要的时序参数：建立时间、维持时间、传播延时。

建立时间是在时钟翻转（对于正沿触发是）之前数据输入（D）必须有效的时间。

维持时间是在时钟边沿之后数据输入必须仍然有效的时间。

假设建立和维持时间都满足要求，那么输入端 D 处的数据则在最坏情况下的传播延迟 (相对于时钟边沿) 之后被复制到输出端 Q。

由此我们可以推导出系统级的时序约束条件，即对于一个通用 FSM 而言，其工作的时钟周期必须能容纳电路中任何一级的最长延时。因为同步时序电路中，所有对时钟激励做出响应的开关事件是同时发生的。

有时序电路正确工作最小时钟周期为，

时序电路正确工作所要求的最小时钟周期

为传播延时；为一个逻辑最坏情况的延时；为一个逻辑的污染延时
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时序电路正确工作的另一个约束是对寄存器维持时间的要求, 即

时序电路正确工作所要求的寄存器维持时间

为寄存器的最小传播延时（污染延时）；为逻辑电路的污染延时；为寄存器的维持时间
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[! question] 这里对于两个约束的具体含意我实际上不是很懂。这里对传播延时和污染延时的叙述也很混乱。

这一约束保证了时序元件的输人数据在时钟边沿之后能够维持足够长的时间, 而不会因新进入的数据流而过早改变

寄存器相关的时序参数值越小，整个系统的工作频率就能越高。

4.1.2. 存储单元的分类

4.1.2.1. 前台存储器和后台存储器

在高层次上可以分为前台和后台存储器。嵌入逻辑中的存储器称为前台存储器，经常组织为单个的寄存器或寄存器组。大量的集中存储内核称为后台存储器。通过有效使用阵列结构和用性能及稳定性换取尺寸以达到较高的面积密度。

[! question] 这里的前台后台翻译得怪怪的，也找不到什么资料

4.1.2.2. 静态存储器和动态存储器

这里的存储器都是易失性存储器。

只要接通电源, 静态存储器就会一直保存存储的状态。基于正反馈的存储器属于多谐振荡器电路类型双稳态单元则是多谐振荡器电路中最普遍的代表。

动态存储器的数据只存储很短的一段时间, 也许只有几毫秒。它们的工作原理是在与 MOS 器件相关的寄生电容上暂时存储电荷，所以需要定期刷新以维持电平。

4.1.2.3. 锁存器和寄存器

锁存器
锁存器是一个电平敏感电路。对于一个正锁存器而言，在时钟信号为高的时候，直接将输入 D 传送到输出 Q，即为透明模式；在时钟为低电平时，会将时钟下降沿处的输入信号进行采样，并在输出保持稳定。负锁存器反过来就行。

[! note] 锁存器的工作其实是 3 个阶段：透明，采样，保持。如果是时钟上升沿采样那就是正锁存器，下降沿采样就是负锁存器。

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寄存器
寄存器为边沿触发，只在时钟翻转时才采样输入：翻转时采样称为正沿触发寄存器, 而翻转时采样称为负沿触发寄存器。
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为了避免干扰，在本书中严格遵守以下一组定义：

一个边沿触发的存储元件称为寄存器
锁存器是一个电平敏感的器件
由交叉连接的门构成的任何双触发元件称为为触发器（flip-flop）。

4.2. 静态锁存器和寄存器

4.2.1. 双稳态原理

双稳态原理是建立锁存器的基础。双稳电路有两个稳定状态，分别代表 0 和 1。最简单的双稳电路就是两个串联的反相器。

根据 VTC 可以推断，当翻转区中反相器的增益大于 1 时, 只有 A 和 B 是稳定的工作点（环路增益比 1 小），而 C 是一个亚稳态工作点。

[! question] 这里的反相器增益指的是什么？

所以双稳态电路的稳定条件是环路增益小于 1，当我们破坏这个条件，就能使此时的状态不稳定。一般的做法是任意一个反相器的输入处增加一个触发脉冲。脉冲使得增益大于 1，由此由产生正反馈再生触发脉冲进而继续影响。触发脉冲的宽度要求是稍大于该电路环路的传播延时，也就是反相器平均传播延时的 2 倍。

双稳态电路也叫触发器（flip-flop）

还有个切换状态的方法就是切断反馈回路来写入新的值。这样的锁存器称为多路开关型锁存器。

4.2.2. 多路开关型锁存器

多路开关型锁存器
建立一个锁存器最稳妥和最常用的技术是采用传输门多路开关。

对于一个负锁存器，时钟为低电平时，输入 D 被传入 Q，锁存器为透明模式；时钟为高电平时，反馈就能有一个稳定的输出。

[! question] 这里的稳定输出是什么呢，是继续维持 Q 么？

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4.2.3. 主从边沿触发寄存器

主从边沿触发寄存器
主从结构是构成边沿触发触发最常见的方法。存器由一个负锁存器 (主级) 串联一个正锁存器 (从级) 构成。本例采用的是多路开关型锁存器, 但实际上可以采用任何类型的锁存器。

主级是负锁存器，从级是正锁存器。这样就能实现正沿触发效应。负沿触发交换两个锁存器的位置即可实现。在低电平的时候，

工作流程

上图是一个完整的主从正沿触发寄存器的晶体管级实现。多路开关采用上一节讨论过的传输门来实现。当时钟处于低电平时 ( 导通关断，输入被采样到节点上。在此期间，和分别关断和导通。交叉耦合的反相器 ( 保持从锁存器的状态。当时钟上升到高电平时，主级停止采样输人并进人维持状态。关断导通，交叉耦合的反相器和保持状态。同时，导通关断，被复制到输出上。

有点繁复，简化一点就是，低电平时主级透明，从级维持；上升沿时，主级高电平主级维持，从级透明。

[! question] 这里我没有讨论上升沿和下降沿的情况，虽说说明了是上升沿寄存器，但是还是没有理得很清楚。

时序特性

寄存器有三个重要的特征时序参数: 建立时间、维持时间和传播延时。

假设每一个反相器的传播延时为 , 传输门的传播延时为，同时假设污染延时为0，而且由产生的反相器的延时也为0。

对上面这个电路来分析寄存器的三个时序参数。

建立时间是输入数据 D 在时钟上升沿之前必须有效的时间。否则在时钟上升沿时，从级无法采样到信号 D。当信号为低电平时，主级透明，信号 D 需要传到，并且使得两端信号相同以避免和出错。由此可得建立时间为，
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时钟偏差

4.2.4. 低电压静态锁存器

4.2.5. 静态 SR 触发电路——用强信号直接写数据

Transclude of SR-触发器

4.3. 动态锁存器和寄存器

4.3.1. 动态传输门边沿触发寄存器

4.3.2. MOS——一种对时钟偏差不敏感的方法

4.3.3. 真单相钟控寄存器（TSPCR）

4.4. 其他寄存器类型*

4.5. 流水线：优化时序电路的一种方法

4.5.1. 锁存型流水线和寄存型流水线

4.5.2. NORA-CMOS ——流水线结构的一种逻辑形式

4.6. 非双稳时序电路

4.6.1. 施密特触发器

4.6.2. 单稳时序电路

4.6.3. 不稳电路

4.7. 综述：时钟策略的选择

在芯片设计的早期就需要选择合适的时钟技术，以使得复杂电路中的所有操作能够同步发生。

最稳定且概念最简单的是两相主从设计。最主要的方法是采用多路开关型寄存器, 并通过简单地使时钟反相在本地产生两个时钟相位。

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《Chapter 3 CMOS 逻辑电路》笔记