积淀过程中，如果材料是各向同性的，于是会出现保型性；如果材料是各向异性的，则是不会保型。而实际过程往往是两种的折中，底面和表面往往会堆积地比较快，侧壁慢，于是在拐角处形成冗余。
台阶覆盖和孔填充性能
我们用深宽比（AR，aspect ratio）来描述器件需要覆盖的台阶有多深：
影响 CVD 台阶覆盖的因素
“反应控制”与“质量传输控制”
影响 CVD 膜质量的因素：
成核点的位置（使成核点在芯片表面，尽量避免在反应腔内成核）
积淀过程中，如果材料是各向同性的，于是会出现保型性；如果材料是各向异性的，则是不会保型。而实际过程往往是两种的折中，底面和表面往往会堆积地比较快，侧壁慢，于是在拐角处形成冗余。
我们用深宽比（AR，aspect ratio）来描述器件需要覆盖的台阶有多深：
“反应控制”与“质量传输控制”
成核点的位置（使成核点在芯片表面，尽量避免在反应腔内成核）